오늘날의 고성능 아키텍처는 단일 코어 성능 확장 속도가 데이터 집약적 워크로드의 증가와 맞물리면서 데이터 이동 지연 시간과 에너지 오버헤드로 인해 점차 제한받고 있습니다. 메모리 내 (In-memory) 아키텍처는 메모리 대역폭 병목 현상을 완화하고, 대규모 동시성을 활용하며, 메모리와 처리 단위 간의 과도한 데이터 이동을 줄임으로써 기존의 폰 노이만 시스템을 보완하는 해결책으로 등장했습니다. 본 연구에서는 자기 터널 접합 (MTJ) 기반 메모리에 논리 내 (Logic-in-Memory, LIM) 기능을 추가하여 메모리 내부에서 엔드투엔드 컴퓨팅 파이프라인을 구현하는 병렬 확률 컴퓨팅 (SC) 아키텍처를 제안합니다. MTJ 디바이스의 고유한 확률성과 쓰기-읽기 특성을 활용함으로써, 본 아키텍처는 에너지 소모가 큰 외부 난수 생성 회로를 필요로 하지 않으면서 이진 연산수를 확률적 비트 스트림으로 완전히 병렬적이고 결정론적으로 변환할 수 있습니다. 이러한 비트 스트림은 메모리 어레이 내에 직접 통합된 병렬 확률 산술 유닛에서 처리되어, 최소한의 하드웨어 복잡성과 고유한 노이즈 내성으로 핵심 산술 및 초월 함수를 효율적으로 구현합니다. 생성된 확률적 출력은 미래의 확률적 처리에 입력으로 재사용되거나, 병렬 누적 메커니즘을 통해 이진 형태로 변환된 후 MTJ 메모리에 저장될 수 있습니다. 데이터 저장, 비트 스트림 생성, 그리고 계산을 통합된 메모리 패브릭 내에서 긴밀하게 통합함으로써, 본 설계는 메모리 레벨 병렬성을 극대화하면서 데이터 이동을 현저히 최소화합니다.