통합 확률 논리 메모리 아키텍처를 통한 메모리 레벨 병렬성 극대화

요약

본 연구는 기존 폰 노이만 아키텍처의 한계를 극복하기 위해 자기 터널 접합(MTJ) 기반 메모리에 논리 내 컴퓨팅 기능을 통합한 병렬 확률 컴퓨팅(SC) 아키텍처를 제안합니다. 이 아키텍처는 MTJ 디바이스의 고유한 확률적 특성을 활용하여, 외부 난수 생성 없이도 이진 연산을 확률적 비트 스트림으로 완전히 병렬 변환할 수 있습니다. 궁극적으로 데이터 저장, 비트 스트림 생성, 계산을 메모리 패브릭 내에 통합함으로써 데이터 이동을 최소화하고 메모리 레벨 병렬성을 극대화합니다.

핵심 포인트

• 기존 폰 노이만 아키텍처의 데이터 이동 및 에너지 오버헤드 문제를 해결하기 위해 인-메모리 컴퓨팅(In-memory Computing) 접근 방식을 채택함.
• 자기 터널 접합(MTJ) 기반 메모리의 확률적 특성을 활용하여, 외부 난수 생성 없이도 이진 연산을 병렬 확률 비트 스트림으로 변환하는 것이 핵심임.
• 메모리 어레이 내에 통합된 병렬 확률 산술 유닛을 통해 최소한의 하드웨어 복잡성으로 핵심 함수를 효율적으로 구현함.
• 데이터 저장, 비트 스트림 생성, 계산 과정을 하나의 메모리 패브릭 내에서 통합하여 데이터 이동(Data Movement)을 현저히 줄이고 메모리 레벨 병렬성을 극대화함.