테슬라, '슈퍼 인텔리전스(SI)' 추진에 따라 AI 가속기 로드맵 공개 및 새로운 'SI' 브랜딩 채택

테슬라는 회사의 칩 개발 노력의 미래를 밝히는 개정된 AI 가속기 로드맵을 공개했습니다. 일론 머스크가 이끄는 테슬라는 차세대(6세대) 추론 가속기가 기존 4세대 칩보다 80배 더 많은 컴퓨팅 성능을 제공할 것으로 예상하며, D3 학습 가속기는 SRAM 중심 아키텍처를 사용하지 않고 스택형 HBM이 적용된 멀티-칩렛 디자인으로 전환할 예정입니다. 또한, 테슬라는 AI 가속기에 대해 '인공지능(artificial intelligence)' 대신 '슈퍼 인텔리전스(super intelligence)'라는 용어를 채택하고, 이를 SI 명칭으로 재명명했습니다. Musk recently confirmed SpaceXAI would be redubbed SpaceXSI에서도 같은 이유로 이 용어를 사용했습니다.

잠깐만요… 저는 @elonmusk의 테슬라 칩이 AI4, AI5, AI6이라고 생각했어요. 하지만 이번 발표에서는 SI4, SI5, SI6으로 명명되었습니다. 그러자 문득 기억났습니다: 트럼프 대통령은 '인공지능(Artificial Intelligence)'을 '슈퍼 인텔리전스(Super Intelligence)'로 대체하려고 합니다. 일론 머스크가 이미 새로운 용어를 수용하고 있는 것 같습니다. 🤔November 4, 2026

테슬라가 공개한 AI 가속기 로드맵 상세 사양은 다음과 같습니다.

Dojo D3: 웨이퍼 레벨 통합은 더 이상 없을까?

테슬라의 AI 하드웨어 로드맵에서 가장 흥미로운 발전은, 2025년 8월 [일론 머스크가 전체 웨이퍼 레벨 Dojo 프로젝트를 취소]하고 이후 2026년 8월에 [SpaceX와 xAI가 지상 및 우주 데이터 센터 모두에서 독점적으로 Nvidia 하드웨어를 사용할 것이라고 밝힌 것] 이후, 사내 개발한 Dojo 트레이닝 가속기가 재등장했다는 점입니다. 하지만 3세대 Dojo는 초기 두 세대인 Dojo D1과 Dojo D2와 상당히 다를 것입니다.

테슬라는 차세대 Dojo 3 (D3) 트레이닝 가속기를 2.5D 및 3D 패키징 기술과 스택된 HBM을 결합한 chiplet 기반 설계로 설명합니다. 이는 원본 [Dojo D1 시스템 온 웨이퍼 아키텍처]가 사용했던, 분산된 온칩 SRAM과 웨이퍼 규모 패키징 기술을 사용하여 연결된 25개의 D1 프로세서 및 11GB의 SRAM에 크게 벗어난 것을 의미합니다. HBM 채택은 현대 AI 모델이 파라미터(parameters), 활성화 값(activations), 중간 데이터(intermediate data)를 저장하는 데 엄청난 양의 메모리를 소비하기 때문에, 용량 관점에서 SRAM이 매력적이지 않다는 점을 감안할 때, 테슬라가 메모리 용량을 대폭 늘릴 의도를 가지고 있음을 시사합니다. HBM을 사용하면 메모리 확장이 단순화되지만, 서로 다른 지연 시간(latency), 대역폭(bandwidth), 패키징, 전력 트레이드오프를 도입합니다. 그럼에도 불구하고, 회사가 웨이퍼 규모 통합 자체를 완전히 포기했는지는 여전히 불분명합니다.

한편으로는, 웨이퍼 규모 패키징 기술을 사용하여 연결된 로직 다이 위에 맞춤형 HBM 모듈을 쌓는 것이 가능합니다. 다른 한편으로는, 웨이퍼 레벨 통합은 비용이 많이 들고 SRAM 중심 아키텍처를 포함한 특정 사용 사례에 가장 적합합니다. 웨이퍼 규모로 연결된 로직 다이 위에 HBM을 쌓는 것은 추가적인 설계 복잡성, 냉각 문제, 제조 복잡성(예: 수율 감소 가능성), 장기적 신뢰성 우려, 그리고 궁극적으로 비용을 증가시킵니다. 대부분의 문제는 중복성(redundancy) 추가와 공정 기술 개선을 통해 해결될 수 있지만, 이 모든 것이 비용을 수반하므로 D3에게는 웨이퍼 스케일링이 덜 가능성이 높습니다.

테슬라는 아직 D3의 컴퓨팅 성능(compute performance), 메모리 용량(memory capacity), 제조 공정(manufacturing process) 또는 개발 일정을 공개하지 않았습니다. 한편, 테슬라는 Dojo D3가 '우주 공간, 훈련 및 확장성'에 최적화될 것이라고 주장하는데, 이는 해당 장치가 준수한 성능을 제공하며 쉽게 확장 가능하다는 것을 의미합니다 (이는 웨이퍼 규모 패키징(wafer-scale packaging)보다는 보다 일반적인 가속기 아키텍처를 지향함을 다시 한번 시사합니다). 더욱 흥미로운 점은 D3가 지구 외 환경 배포에도 최적화될 예정이며, 이는 최소한 일부 SKU에 대한 방사선 경화(radiation hardening)를 의미할 가능성이 높다는 것입니다.

SI6: 수년 내 HW4 대비 80배 향상된 성능

로드맵에서 또 다른 흥미로운 세부 사항은 테슬라의 6세대 추론 가속기(SI6)에 대한 근사 컴퓨팅 성능 공개입니다. 이는 HW4 대비 80배의 컴퓨팅 개선과 HW4 대비 9배 많은 메모리를 의미합니다. HW4의 성능 측정 방식에 따라 (자세한 설명은 아래 참고), 우리는 17,280 – 46,080 TOPS(초당 조 회전 연산, trillion operations per second) 또는 17.28 – 46.08 POPS(초당 경이 연산, quadrillion operations per second)에 대해 이야기하고 있지만, SI6가 지원하는 데이터 형식에 대해서는 아무것도 알지 못합니다. 물론 이 수치들은 추정치이므로 참고만 하셔야 합니다. 숫자를 맥락적으로 이해하기 위해 비교하자면, Nvidia의 Rubin GPU는 추론(inference)에서 50 NVFP4 PFLOPS, 훈련(training)에서 35 NVFP4 PFLOPS, 그리고 17.5 FP8/FP6 PFLOPS를 제공합니다. 한편, Rubin은 오늘 고객에게 출하되고 있지만, SI6는 2029년 – 2030년에 출시될 예정입니다. SI6에 대한 추가 세부 사항이 있으며, 이는 아래에서 논의하겠습니다.

현재 테슬라 자동차에 사용되는 4세대 추론 프로세서(HW4로 불렸다가 AI4로 이름이 변경되었고 이후 SI4가 된 것)는 삼성 파운드리에서 7nm급 공정 기술을 사용하여 제작되었으며, 기존의 플립칩 볼 그리드 어레이(FCBGA) 패키징과 (주: 언급된 테슬라 슬라이드는 단위가 5nm급 노드를 사용한다고 주장하는 오류가 있음) 추정되는 16GB의 GDDR6 메모리에 의존하고 있습니다. 회사는 이 프로세서를 Full Self-Driving (FSD) 기술의 현재 기준점으로 설명하며, 이는 미래 세대의 성능을 측정하는 기본선이 됩니다. 한편, 테슬라는 칩의 절대 컴퓨팅 성능 수치, 메모리 용량 또는 전력 소비량을 공식적으로 공개하지 않아 비교가 어렵습니다. 일론 머스크는 과거 HW4가 공식적으로 72 TOPS로 평가받은 HW3보다 3배에서 8배 더 강력하다고 말했으며, 이로 인해 HW4는 216 – 576 TOPS의 ASIC(주: 이는 추정치임)입니다.

예상대로, 슬라이드는 다가오는 5세대 추론 가속기인 SI5 (별칭으로 HW5 또는 AI5)가 각각 TSMC와 삼성 파운드리에서 3nm급 및 2nm급 공정 기술을 사용하여 제조될 것이며, HW4에 사용된 기존 패키징 방식에서 벗어나 다중 칩 모듈(MCM) 설계를 채택할 것임을 재확인합니다. 일론 머스크에 따르면, 테슬라는 SI5가 HW4 대비 40배의 성능 향상을 제공할 것으로 예상하며, 이는 컴퓨팅 능력의 8배 증가(상당히 밀도가 높은 공정 기술과 더 많은 실행 유닛에 의해 주도됨)와 실리콘 최적화로 인한 5배의 이득이 결합된 결과입니다. 이는 HW4의 성능을 어떻게 계산하느냐에 따라 8,640 – 23,040 TOPS(추정 수치)를 가리킵니다.

한편으로, 이 프로세서는 애플리케이션에 따라 250W에서 800W를 소비할 것으로 예상되므로, 현 시점에서 성능 추정치를 산출하는 것은 적절하지 않습니다. 또한, 이 프로세서는 이전 세대보다 6배 더 많은 메모리(즉, 96GB)를 탑재할 예정입니다. 사용되는 메모리 유형(GDDR6 또는 GDDR7)에 따라 Tesla SI5는 768 GB/s에서 1.536 GB/s 사이의 메모리 대역폭을 제공할 수 있습니다.

테슬라의 6세대 추론 가속기(SI6)로 넘어가면, 이 제품은 컴퓨팅 성능을 HW4 대비 최대 80배까지 향상시키고 현 세대 프로세서보다 8배 더 많은 메모리를 탑재하는 것이 목표입니다. 이는 HW4 성능 계산 방식에 따라 17.28 – 46.08 POPS(초당 사천조 연산)로 나타날 수 있으며, 144GB의 메모리를 갖추게 되어 AI 가속기로서 상당한 성능과 메모리 용량을 의미합니다.

테슬라는 이미 삼성 파운드리와 2033년까지 6세대 추론 가속기를 제작하는 계약을 체결했으며, 새로운 슬라이드에 따르면 이 장치는 2nm급 공정 기술을 사용하여 제작될 예정입니다. 해당 칩이 2029년~2030년에 출시되는 점과 삼성의 최근 업데이트된 파운드리 로드맵을 고려할 때, 우리는 아마도 자동차 등급의 SF2A, 성능 강화형 SF2P, 또는 후면 전력 공급(backside power delivery)이 가능한 SF2Z에 대해 이야기하고 있는 것으로 보입니다. 한편으로 SI6에서 눈에 띄는 점은 테슬라가 이 칩을 2030년대에 Intel의 14A 제조 공정을 사용하여 Terafab에서 생산할 계획이 아니라는 것입니다.

SI6은 [AI5/SI5/HW5]와 함께 도입된 멀티칩 모듈(Multi-Chip Module, MCM) 방식을 유지할 것이며, 이는 5세대 추론 가속기(inference accelerator)를 통해 얻게 될 경험을 활용하고 비교적 합리적인 패키징 비용을 유지할 수 있기 때문에 합리적으로 보입니다. 많은 자동차 제조업체들은 차세대 시스템 인 패키지(System-in-Packages, SiPs)에 멀티칩렛 설계(multi-chiplet designs)와 HBM 메모리 채택을 고려하고 있으며, 이는 비용 상승 요인이 될 것입니다. 테슬라가 추론 가속기에 HBM을 언제 도입할지는 미지수이지만, 아마도 SI6에서는 아닐 것으로 보입니다.