캐시 및 TLB 관리를 통한 명령어 프리페칭 (Instruction Prefetching) 강화

요약

현대 서버 워크로드의 방대한 명령어 발자국으로 인한 L1I 캐시 프리페칭의 한계를 극복하기 위한 새로운 마이크로아키텍처 프레임워크 IP-CaT를 제안합니다. IP-CaT는 주소 변환 지연을 줄이는 tPB와 코드 라인의 재사용 특성을 고려한 TIPRP 교체 정책을 통해 성능을 최적화합니다. 실험 결과, 기존의 최첨단 프리페처 및 캐시 교체 정책들보다 우수한 성능 향상을 입증했습니다.

핵심 포인트

• 기존 L1I 프리페처의 한계: 페이지 경계 이동 시 발생하는 주소 변환 지연 및 코드 라인의 이질적인 재사용 동작
• IP-CaT의 핵심 구성 요소: 변환 오버헤드를 줄이는 tPB(translation Prefetch Buffer)와 의사결정 트리 기반의 TIPRP(Trimodal Instruction Prefetch Replacement Policy)
• 성능 입증: IP-CaT+EPI 조합이 EPI 단독 사용 대비 기하평균 8.7%의 속도 향상 달성
• 기존 기술 대비 우위: 최첨단 명령어 TLB 프리페칭 및 다양한 코드 인식/프리페치 인식 캐시 교체 정책보다 뛰어난 성능 확인