차세대 라이젠 미리 보기? 새로운 Zen 6 아키텍처
지난 7월, AMD는 Advancing AI를 통해 차세대 CPU 아키텍처, Zen 6가 적용된 AI 및 데이터센터 제품군, 에픽(EPYC) 시리즈를 공개했습니다. 소비자용 라이젠(Ryzen) 제품군은 아니지만, 차세대 라이젠에도 같은 아키텍처가 적용될 것으로 기대되는 만큼 이번 발표는 차세대 라이젠을 미리 엿볼 기회이기도 했습니다.
AMD는 이번 11월에는 Zen 6가 적용된 에픽 제품군에 관한 보다 자세한 정보를 공개했습니다. 서버 플랫폼과 에이전틱 AI 시대의 대응하는 내용이 주를 이루었는데요. 거기에 새로운 Zen 6 아키텍처의 설계 변화에 대한 자세한 정보도 포함되어 있었습니다. 이를 통해 차세대 라이젠의 구조와 성능을 가늠할 단서를 얻을 수 있을 것으로 보입니다. AMD의 발표 내용을 바탕으로 Zen 6가 어떤 변화를 가져올지 살펴보겠습니다.
목차
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1
EPYC 9006 시리즈 - 베니스 라인업
2
Zen 6, Zen 6c 아키텍처
2.1
분기 예측, Fetch 및 Dispatch
2.2
스케쥴, 실행
2.3
데이터 대역폭
3
데이터 타입, 파이프라인
4
SoC 스펙 비교
5
새로운 명령어 ISA
6
IPC 성능 향상 주장
7
미래 Zen 아키텍처 로드맵
8
마치며
EPYC 9006 시리즈 - 베니스 라인업
Zen 6 아키텍처를 다루기에 앞서, 먼저 어떤 제품들이 있는지 간단하게 훑어보겠습니다. AMD가 Zen 6 아키텍처가 적용된 EPYC 9006 시리즈, 베니스는 총 4개의 카테고리로 세분화해서 출시됩니다. AI, 데이터센터에도 다양한 카테고리가 있는 만큼, 각 분야에 최적화한 제품을 준비한 것인데요.
최고의 밀도와 성능, 메모리 대역폭을 제공하는 SP7 소켓 플랫폼과 시스템의 가성비를 중시한 SP8 소켓 플랫폼, 고클록과 고용량 3D V-캐시가 탑재된 베니스-X 플랫폼, 마지막으로 고성능 및 GPU/메모리 대역폭에 집중해 AI 호스트 노드에 최적화한 베라노(Verano)가 있습니다.
Zen 6, Zen 6c 아키텍처
Zen 6 아키텍처는 주요 코어 성능 향상, 최대의 쓰루풋(Throughput)을 위한 효율적 설계, 에이전틱 연산 워크 로드를 위한 AI 역량 등을 주요 목표로 하여 설계되었습니다.
Zen 6 및 Zen 6c 설계는 기존 Zen 5 및 Zen 5c와 비교해 dispatch/rename이 8-wide, ALU 6개, 48KB L1D 캐시 등 비슷한 부분이 많습니다. 다만 Op-캐시, FP/INT 스케줄러 Load/Store Queue가 커졌으며, 분기 오예측(Branch Misprediction) 지연 시간이 줄어들었습니다.
분기 예측, Fetch 및 Dispatch
구체적으로 분기 예측, Fetch 및 Dispatch를 살펴보겠습니다. 분기 예측 테이블을 최적화했으며, 리턴 주소 스택(Return Address Stack)은 64개 엔트리로 확대했습니다. 분기 예측 큐(Branch Prediction Queue)의 용량도 늘어났습니다. 사이클당 2개의 Taken 예측을 수행하며, 최대 3개의 예측 윈도우를 처리할 수 있습니다.
스케쥴, 실행
프런트엔드 지연 시간을 줄이고 대역폭을 높이기 위해 사이클 당 64B의 Fetch 대역폭을 지원하며, 2개의 명령어 Fetch 스트림도 최적화했습니다. Op-캐시는 6.75K로 늘어났으며, 사이클 당 최대 18 Op를 전달할 수 있습니다.
데이터 대역폭
정수부의 경우 스케줄러를 분산형으로 구성해 처리 용량을 확대했으며, 96개의 공유 ALU/AGU와 48개의 전용 ALU를 갖춥니다. 또한 물리 레지스터 파일은 352개 엔트리, 리오더 버퍼(Reorder Buffer)는 640개 엔트리로 확대되었습니다.
메모리 처리 대역폭을 확대해 사이클 당 최대 4개의 로드(Load) 또는 2개의 스토어(Store)를 조합한 총 4개의 메모리 접근을 처리할 수 있도록 4개의 LS 파이프를 구성했습니다. L2 캐시와의 데이터 전송은 사이클 당 64B의 Fill/Victim을 지원하며, 4×256비트 로드도 지원합니다.
L1 DTLB는 모든 페이지 크기를 지원하는 96개 엔트리의 완전 연관(Fully Associative) 구조이며, L2 DTLB는 1GB 페이지를 제외한 모든 페이지 크기에 대해 4K 엔트리를 제공합니다.
로드 큐(Load Queue)는 80개 엔트리, 스토어 큐(Store Queue)는 128개 엔트리로 규모를 확대했습니다. 또한 확장 가능한 로드 순서화 큐(Load Ordering Queue)를 적용했습니다.
데이터 타입, 파이프라인
부동소수점(FP) 데이터 타입 및 파이프라인입니다. AVX-512는 동일하게 지원됩니다. FP16의 경우 기존에는 변환으로만 지원했지만, Zen 6 아키텍처에서는 AVX-512 FP16 연산을 완전히 지원합니다. BMM(Bit Matrix Multiply) 또한 지원합니다. 스케줄러와 로드/스토어 대역폭도 개선되었습니다. VNNI-INT8 명령어의 경우 4개 파이프로 늘어났습니다.
SoC 스펙 비교
Zen 5와 클록, 코어 수 등에서 비교도 진행했습니다. 먼저 c 계열, Zen 5c와 Zen 6c를 비교하면 CCD 당 코어 수가 두 배가 되었으며, 코어 당 L3 캐시가 2배 늘어났습니다. 그 결과 총 L3 캐시가 128MB로 4배 늘어났습니다. 코어 수와 클록도 높아졌습니다.
Zen 5 및 Zen 6를 비교하면, CCD의 코어 수가 기존 8개에서 12개로 늘어났습니다. 코어 당 L3 캐시는 동일하지만, 코어 수가 늘어나 총 48MB L3 캐시를 갖게 됩니다. CPU 최대 클록도 300MHz 높아졌네요.
새로운 명령어 ISA
ISA, 명령어 측면에서도 Zen 6에서 새로 추가된 것들이 있습니다. 완전한 FP16 지원을 포함해, 더 많은 INT8 명령어 지원, BMM 추가 등이 있습니다. 그 외에 커널/가상화, 보안, 성능 분석 등 다양한 기능이 추가되었습니다.
IPC 성능 향상 주장
Zen 6c의 경우 엔터프라이즈, 클라우드 서버 워크 로드에서 Zen 5 대비 IPC가 20%, AI 워크 로드에서는 31% 더 높아졌다고 AMD는 주장했습니다. 이를 통해 평균적으로 Zen 6 서버 CPU의 IPC가 Zen 5 대비 27% 높아졌다고 설명했습니다.
그렇게 탄생한 EPYC 9006 베니스는 SPEC 2026 성능 테스트 기준으로 정수는 2배, 부동소수점 2.6배 성능이 향상했다 밝혔습니다. 비교는 전 세대인 5세대 EPYC 튜린(Turin)입니다.
미래 Zen 아키텍처 로드맵
AMD의 발전은 여기서 멈추지 않습니다. 2026년에 Zen 6와 함께 MRDIMM, PCIe 6.0 지원에 이어, 2028년에는 Zen 7 아키텍처와 차세대 MRDIMM 및 LPDDR 지원, 그리고 AI 연산 확장을 포함한 플로렌스(Florence) 시리즈가 준비 중에 있습니다. 2030년을 목표로 하고 있는 Zen 8 아키텍처는 라벤나(Ravenna)라는 이름으로 현재 개발 중에 있습니다.
마치며
AMD는 지난 7월과 이번 11월 발표를 통해 Zen 6 그리고 Zen 6c 아키텍처의 세부 사항과 새로운 6세대 EPYC 제품들을 대거 공개했습니다. 주요 발표는 AI 및 데이터센터 제품에 집중되어 있고, 차세대 라이젠에 대한 정보는 없어 요원한데요.
그렇지만 AMD가 과거에 그랬듯이, 새로운 Zen 6에서도 서버 및 데이터센터 제품과 소비자용 게이밍 제품은 서로 동일한 CPU 아키텍처 설계 기반, 그리고 동일한 CCD 칩을 공유할 것이라고 추측하고 있습니다. 이러한 추측을 기반으로 AMD의 새로운 EPYC 제품 그리고 아키텍처 발표에 관심이 쏠리고 있습니다.
Zen 6 계열 아키텍처는 Zen 5와 비교해 한 번에 처리할 수 있는 데이터의 양과 대역폭을 늘리기 위해 각종 캐시와 대기열, 버퍼 등을 늘렸습니다. 그와 동시에 AI 역량을 강화하기 위해 명령어 측면에서 FP16 및 INT8 등 각종 명령어 지원이 확대되었습니다.
Zen 6 제품에서 눈에 띄는 가장 큰 변경점은 CCD 당 코어 수가 12개로 늘어난 것입니다. 또한 3D V-캐시가 적용된 베니스-X의 경우 CCD 당 L3 캐시가 144MB로, 기존 Zen 5 3D V-캐시의 96MB보다 1.5배 용량이 커진 것도 주목할 부분입니다.
Zen 6c 제품에서는 CCD 당 코어 수, 그리고 코어 당 L3 캐시 모두 2배로 늘어난 점이 눈에 띕니다. 이 c 계열 아키텍처의 CPU는 최근의 노트북에서 주로 볼 수 있습니다. 이러한 Zen 6c의 변경점은 노트북에서 더 많은 코어와 캐시를 통해 성능이 개선될 수 있다는 추측을 할 수 있게 해줍니다. 일반 Zen 6가 아닌 Zen 6c 제품이 기존 Zen 5 보다 20% 이상 더 높은 IPC를 달성한다고 주장한 것은 대담하기도 합니다.
다만 여전히 불확실한 것은, 이것은 어디까지나 서버 및 데이터센터 제품에 해당하는 변화라는 것입니다. 소비자, 게이머를 위한 차세대 라이젠 CPU에서도 이러한 변화가 반영될지는 미지수입니다. 정말 차세대 라이젠에서도 이러한 변화가 반영되어, 2개 CCD라면 총 24코어 48스레드, 그리고 3D V-캐시 탑재를 통해 최대 288MB L3 캐시가 등장할까요? Zen 6에서 CPU 최대 클록이 높아짐을 강조했는데, 라이젠에서는 더 높은, 심지어 6.0GHz까지도 기대할 수 있을까요? 이러한 의문에 답을 얻을 수 있는 차세대 라이젠 공식 발표까지 관심을 갖고 지켜봐야 하겠습니다.
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