CMOS 아날로그 집적회로(IC) 설계에서는 수식만 암기해서는 회로의 문제를 해결할 수 없다.
예를 들어, MOSFET의 전류를 늘리고 싶다고 해도 단순히 W/L을 크게 한다고 해서 항상 좋은 것은 아니다. 기생 커패시턴스(parasitic capacitance), 소비 전류, 동작 영역, 출력 저항, 레이아웃 면적 등도 변화하기 때문이다.
또한, 2단 구성 CMOS 오피앰프의 DC 게인(DC gain)이 충분하더라도 미러 효과나 기생 커패시턴스로 인해 위상 여유(phase margin)가 부족하여 부궤환(negative feedback)을 걸었을 때 발진하는 경우가 있다.
Buck 컨버터에서도 평균화 모델(average model)로 구한 위상 여유가 충분하다고 해서 피크 전류 모드 제어(peak current mode control)의 하위 고조파 발진까지 방지할 수 있는 것은 아니다.
본 교재에서는 이처럼 실제 설계에서 발생하는 문제들을 출발점으로 삼아, 중학교 수학부터 라플라스 변환(Laplace transform), Z 변환(Z transform), 최소 제곱법(Least Squares Method)에 이르기까지 단계적으로 학습한다.
각 강의에서는 구체적인 수치를 고정하지 않는다. 전원 전압, 전류, 저항, 커패시턴스, MOSFET 파라미터, 측정 데이터, 설계 사양 등을 입력하고 대입하여 푸는 방식을 취한다.
또한, 문제 문은 단순한 계산 지시가 아니라, 왜 그 계산이 필요한지, 어떤 설계 판단으로 이어지는지를 설명한다.
각 강의를 다음 5가지 항목으로 통일한다.
- 문제/과제문: 회로 설계상의 상황, 문제가 발생하는 이유, 해결하고 싶은 내용을 문장으로 설명한다.
- 입력 파라미터: 변경 가능한 설계 조건과 요구 사양을 제시한다.
- 사용 수식: 계산 모델과 성립 조건을 명시한다.
- 계산・검산: 구해야 할 값과 독립적인 검산 방법을 지정한다.
- PASS/FAIL: 계산이 올바른지, 설계 사양을 충족하는지를 별도로 판정한다.
역라플라스 변환(Inverse Laplace transform), 역Z 변환(Inverse Z transform), 복잡한 극점 계산은 생성형 AI에 요청할 수 있다. 다만, 회로 모델을 세우는 것, 계산 결과를 검산하는 것, 설계상의 개선책을 선택하는 것은 연습 범위에 포함한다.
문제/과제문
CMOS 집적회로에서는 바이어스 전류가 μA 단위, 전원 전압이 V 단위, 소비 전력이 mW 단위로 지정되는 경우가 많다. 이러한 단위를 혼동하면 회로 전체의 소비 전력을 크게 추정하거나, 반대로 과소평가하게 된다.
설계 중인 CMOS 회로에 대해 전원 전압과 소비 전류를 입력하여 소비 전력을 구하시오. 나아가 요구 사양으로 주어진 최대 소비 전력(Pmax)으로부터 허용 전류를 역산하고, 현재의 바이어스 조건을 유지할 수 있는지 판정하시오. 사양이 충족되지 않는 경우라면, 전원 전압과 바이어스 전류 중 어느 것을 변경해야 할지, 회로 동작에 미치는 영향까지 고려하여 고찰하시오.
입력 파라미터: VDD, IDD, Pmax.
사용 수식:
P = VDD × IDD
IDD,max = Pmax/VDD
검산・판정: 구한 소비 전력을 전원 전압으로 나누어 원래 전류로 돌아오는지 확인한다. P≤Pmax라면 설계 PASS.
문제/과제문
CMOS 회로의 바이어스 생성 또는 평가 회로에서는 저항에 흐르는 전류를 정해진 범위 내에 수렴시킬 필요가 있다. 저항값을 작게 하면 전류는 증가하는 반면, 소비 전력도 증가한다. 저항값을 크게 하면 소비 전력을 억제할 수는 있지만, 필요한 전류를 확보하지 못하는 경우가 발생하기도 한다.
인가 전압과 목표 전류를 입력하여 필요한 저항값(R)을 계산하시오. 다음으로, 선택한 저항값에 실제로 흐르는 전류와 저항의 소비 전력을 구하시오. 또한, 저항값이 제조 편차로 인해 변동했을 경우도 계산하고, 허용 전류 범위와 소비 전력 상한을 동시에 만족하는지 확인하시오.
입력 파라미터: V, Itarget, R, 저항 허용 오차, Imin, Imax, Pmax.
사용 수식:
R = V/Itarget
I = V/R
P = V²/R
검산・판정: V=IR을 확인한다. 전류 범위와 소비 전력 상한을 모두 만족했을 경우에만 설계 PASS.
문제/과제문
LDO나 오피앰프의 피드백 회로에서는 전원 전압이나 출력 전압을 저항 분압(voltage divider)하여 비교기나 에러 앰프에 입력한다. 분압비가 정확하지 않으면, 목표 전압과 실제 피드백 전압이 일치하지 않는다.
입력 전압, 목표 분압 전압, 한쪽 저항값을 입력하여 나머지 한쪽 저항값을 일차 방정식으로부터 구하시오. 나아가, 저항의 허용 오차를 고려한 최대/최소 분압 전압을 계산하고, 요구 정밀도를 만족하는지 판정하시오. 피드백 입력에 무시할 수 없는 전류가 흐르는 경우에는 이상적인 분압식이 성립하지 않게 되는 이유도 설명하시오.
입력 파라미터: VIN, R1, R2, Vtarget, 저항 허용 오차, 허용 전압 오차.
사용 수식:
VOUT = VIN × R2/(R1+R2)
R2 = R1 × VOUT/(VIN-VOUT)
검산・판정: 역산한 저항값을 원래의 분압식에 대입한다.
**문제/과제문**
CMOS 아날로그 집적회로에서는 MOSFET을 포화 영역 (saturation region)에서 동작시키는 것이 중요합니다. 전원 전압이나 출력 전압이 변화하면 드레인-소스 간 전압이 부족해져서 MOSFET이 선형 영역 (linear region)으로 이동하는 경우가 발생할 수 있습니다.
게이트, 소스, 드레인, 문턱값(threshold voltage)의 각 전압을 입력하여 NMOS의 동작 영역을 판정하십시오. 나아가, 포화 영역을 유지하기 위한 드레인 전압의 하한선을 역산하고, 출력 신호가 변동하더라도 포화 조건을 유지할 수 있는지 확인하며 충분한 전압 헤드룸(voltage headroom)을 확보하기 위한 설계 조건을 도출해야 합니다.
입력 파라미터: $V_G$, $V_S$, $V_D$, $V_{TH}$, 필요한 헤드룸.
사용할 수식:
V_{GS} = V_G - V_S
V_{DS} = V_D - V_S
V_{OV} = V_{GS} - V_{TH}
...
검산 및 판정: 포화 조건과 추가적인 헤드룸 사양을 개별적으로 확인합니다.
**[다음 과제]**
CMOS 아날로그 회로에서는 기준 전류(reference current)로부터 여러 바이어스 전류를 생성하기 위해 커런트 미러 (current mirror)를 사용합니다. 하지만 MOSFET의 치수비(dimension ratio, W/L)만 변경한다고 해서 항상 이상적인 전류비를 얻을 수 있는 것은 아닙니다.
기준 측과 출력 측의 MOSFET 치수를 입력하여 이상적인 출력 전류를 구하십시오. 다음으로, 목표 전류로부터 필요한 $W/L$ 값을 역산해야 합니다. 또한, 출력 측 MOSFET의 $V_{DS}$가 기준 측과 다를 경우, 채널 길이 변조 (channel length modulation)로 인해 전류 오차가 발생하는 이유를 설명하고, 단순한 비례식이 성립하는 조건을 정리하십시오.
입력 파라미터: $I_{REF}$, $W_1$, $L_1$, $W_2$, $L_2$, 목표 전류, $\lambda$, 각 $V_{DS}$.
사용할 수식:
I_{OUT}/I_{REF} \approx (W_2/L_2)/(W_1/L_1)
검산 및 판정: 치수비와 전류비를 비교합니다. 채널 길이 변조를 고려하는 경우 별도로 보정해야 합니다.
**[다음 과제]**
CMOS 증폭기(amplifier)의 이득(gain)과 입력 환산 오프셋(input-referred offset)을 평가하기 위해, 입력 전압을 변화시키면서 출력 전압을 측정했습니다. 그러나 측정값에는 노이즈나 양자화 오차 (quantization error)가 포함되어 있기 때문에, 임의로 두 점만 선택하여 직선을 구하면 선택한 측정 지점에 따라 이득 값이 달라집니다.
여러 입력 전압과 출력 전압의 측정 데이터를 입력하고, 출력 전압을 일차 함수(linear function)로 근사화하십시오. 잔차 제곱합 (Residual Sum of Squares)을 정의하고, 이득과 오프셋에 대해 편미분하여 두 개의 정규 방정식 (normal equations)을 도출해야 합니다. 이 연립 방정식을 풀어 이득과 오프셋을 구하고, Excel의 SLOPE, INTERCEPT, LINEST 함수 결과와 비교하십시오.
마지막으로, 각 측정 지점의 예측값과 잔차를 계산하여 직선 근사가 타당한지 확인하십시오. 큰 잔차가 특정 입력 범위에 집중되는 경우, 증폭기의 비선형성(nonlinearity)이나 출력 포화(output saturation)를 의심하고 사용해야 할 측정 범위를 재검토해야 합니다.
입력 파라미터: $V_{IN}$ 배열, $V_{OUT}$ 배열, 목표 이득, 이득 허용 오차, 오프셋 상한선.
사용할 수식:
V_{OUT} = A \times V_{IN} + B
S = \Sigma[y_i - (A x_i + B)]^2
A = [n\Sigma(xy) - \Sigma x\Sigma y]/
...
검산 및 판정: 정규 방정식, Excel의 회귀 결과, 잔차 제곱합을 대조합니다. 이득과 오프셋 모두가 사양 범위 내에 있다면 설계 PASS입니다.
**[다음 과제]**
NMOS의 드레인 전류를 목표값으로 조정하기 위해 MOSFET의 $W/L$ 값을 결정해야 합니다. 하지만, 같은 전류를 얻더라도 오버드라이브 전압 ($V_{OV}$)을 작게 하면 필요한 $W/L$이 커지고, 기생 용량(parasitic capacitance)이나 면적이 증가할 가능성이 있습니다.
목표 드레인 전류, 전류 계수 (current coefficient), 오버드라이브 전압을 입력하여 장채널 제곱 법칙 (long-channel square law)으로부터 필요한 $W/L$을 역산하십시오. 다음으로, $V_{OV}$를 변경했을 때의 $W/L$ 변화를 조사하고, 저전압 동작과 소자 면적 간의 트레이드오프(trade-off)를 설명해야 합니다. 단채널 MOSFET에서는 제곱 법칙에서 벗어날 수도 있음을 확인하고, 실제 설계에서는 PDK (Process Design Kit) 모델을 사용해야 하는 이유를 정리하십시오.
입력 파라미터: $I_D$, $\mu C_{ox}$, $V_{OV}$, $W$, $L$, 허용 면적.
사용할 수식:
I_D = (\mu C_{ox}/2)(W/L)V_{OV}^2
W/L = 2I_D/(\mu C_{ox} V_{OV}^2)
검산 및 판정: 역산한 $W/L$을 전류식에 재대입합니다.
**[다음 과제]**
CMOS 증폭기의 증폭 능력을 높이고 싶지만, 소비 전류를 무한히 늘릴 수는 없습니다. 따라서 단위 전류당 상호 컨덕턴스 (transconductance)를 나타내는 $g_m/I_D$를 사용하여 전류 효율을 비교합니다.
드레인 전류와 오버드라이브 전압을 입력하여 $g_m$과 $g_m/I_D$를 계산하십시오. 나아가, 목표 $g_m$과 최대 소비 전류로부터 필요한 $g_m/I_D$를 역산해야 합니다. $V_{OV}$를 작게 하면 전류 효율이 개선되는 반면, 동작 영역, 속도(speed), 미스매치 (mismatch), 기생 용량과의 트레이드오프가 발생하는 이유도 설명해야 합니다.
입력 파라미터: $I_D$, $V_{OV}$, $g_{m\_target}$, $I_{DD\_max}$.
사용할 수식:
gm = 2ID/VOV
gm/ID = 2/VOV
검산・판정: 제곱 법칙을 VGS로 미분하여 gm을 독립적으로 구한다.
문제/과제문
공통 소스 증폭기(Common Source Amplifier)의 이득(Gain)을 계산하기 위해서는 MOSFET의 출력 저항 $r_o$를 파악할 필요가 있다. 하지만 이상적인 포화 영역(Saturation region)의 MOSFET에서는 $I_D$가 $V_{DS}$에 의존하지 않는다고 가정하므로, 그대로는 유한한 $r_o$를 평가할 수 없다.
VGS를 일정하게 유지하면서 VDS를 변화시키고 드레인 전류 $I_D$를 측정했다는 데이터를 입력하시오. 먼저, 각 측정점이 포화 영역에 있는지 확인하고, 채널 길이 변조(Channel-length modulation)가 포함된 전류식을 일차 함수로 변형하시오.
다음으로, 최소 제곱법(Least squares method)을 사용하여 절편과 기울기를 추출하고, 채널 길이 변조 계수 $\lambda$와 출력 저항 $r_o$를 계산하시오. 또한, $g_m$을 입력하여 MOSFET의 트랜스컨덕턴스($g_{mro}$)를 구하시오.
마지막으로, 채널 길이 L을 변경한 여러 측정 데이터를 비교하고, $\lambda$, $r_o$, 그리고 트랜스컨덕턴스의 변화를 평가하시오. 측정 범위에 따라 회귀 결과가 크게 달라지는 경우, 선형 근사(Linear approximation)가 성립하는 VDS 범위를 재검토해야 한다.
입력 파라미터: VDS 배열, ID 배열, VGS, VTH, gm, L, r_o_min, Av_min.
사용할 수식:
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31
32
ID = ID0(1+λVDS)
ID = a+bVDS
a = ID0
...
검산・판정: 최소 제곱법의 기울기와 동작점 근방에서 구한 $\frac{dI_D}{dV_{DS}}$를 비교한다. $r_o$와 트랜스컨덕턴스가 요구 사양을 충족하는지 판정한다.
문제/과제문
MOSFET의 치수, 바이어스 전류, 오버드라이브 전압($V_{OV}$)을 개별적으로 설계하더라도 모든 사양을 동시에 만족한다고 보장할 수 없다. 예를 들어, 전류를 증가시켜 $g_m$을 개선할 수는 있지만, 소비 전력이 늘어나고 전압 헤드룸(Voltage headroom)이 부족한 경우가 발생할 수 있다.
MOSFET의 전원 전압($V_{DD}$), 각 단자 전압, 전류, $g_m$, $r_o$를 입력하여 포화 조건, 소비 전력, 트랜스컨덕턴스를 종합적으로 평가하시오. 사양을 만족하지 못하는 항목을 특정하고, $W/L$, $V_{OV}$, $I_D$, L 중 어떤 파라미터를 변경해야 할지 검토하시오.
입력 파라미터: VDD, VG, VS, VD, VTH, ID, gm, ro, 각 사양값.
사용할 수식:
VOV = VGS-VTH
P = VDD×ID
Av = g_{mro}
검산・판정: 포화 영역, 소비 전력, 이득을 독립적으로 판정하고, 모두 만족했을 경우에만 종합 PASS 처리한다.
문제/과제문
공통 소스 증폭기의 DC 동작점은 적절하지만 기대했던 전압 이득(Voltage gain)이 나오지 않는 경우가 있다. MOSFET의 출력 저항 $r_o$만을 사용하여 이득을 계산했지만, 실제로는 출력 단자에 부하 저항($R_L$)이 연결되어 합성 저항이 작아졌을 가능성이 있다.
$g_m$, $r_o$, $R_L$을 입력하여 소신호 등가 회로(Small-signal equivalent circuit)를 그리고 전압 이득을 도출하시오. 나아가, 목표 이득을 만족시키기 위해 필요한 부하 저항을 역산하시오. 부하 저항을 충분히 크게 해도 이득이 정체되는 이유를 설명하고, MOSFET 자체의 $r_o$ 개선이 필요한지 판단하시오.
입력 파라미터: gm, ro, RL, 목표 이득.
사용할 수식:
Rout = ro×RL/(ro+RL)
Av = -gm×Rout
검산・판정: $R_L$이 충분히 큰 극한에서 $A_v \approx -g_{mro}$가 되는지 확인한다.
문제/과제문
MOSFET의 DC 이득이 요구 사양을 만족하더라도, 입력 신호 주파수를 높이면 이득이 저하되는 경우가 있다. 이는 게이트-소스 커패시턴스($C_{gs}$), 게이트-드레인 커패시턴스($C_{gd}$), 배선 커패시턴스 등 때문에 입력 노드에 극(Pole)이 형성되기 때문이다.
기생 커패시턴스(Parasitic capacitance)와 신호원 저항을 입력하여 입력 노드의 등가 커패시턴스와 극 주파수($f_p$)를 구하시오. 커패시턴스를 증감시켰을 때의 대역폭 변화를 계산하고, 요구 대역폭을 만족시키기 위해 허용되는 최대 입력 커패시턴스를 역산하시오. 기생 커패시턴스를 단순히 모두 합해도 되는 조건과 미러 효과(Miller effect)를 고려해야 하는 조건을 정리하시오.
입력 파라미터: Cgs, Cgd, 배선 커패시턴스, RS, Av, 요구 대역폭.
사용할 수식:
f_p = 1/(2πRS CIN)
검산・판정: 등가 입력 커패시턴스를 정의한 후 계산한다. 요구 대역폭 이상이면 PASS 처리한다.
문제/과제문
공통 소스 증폭기에서는 게이트와 드레인 사이에 존재하는 $C_{gd}$가 입력 측에서 볼 때 실제 커패시턴스 값보다 크게 보이는 경우가 있다. 이는 입력 전압과 출력 전압이 역상(Out-of phase)으로 변화하여 $C_{gd}$ 양단에 큰 전압 변화가 발생하기 때문이다.
$C_{gs}$, $C_{gd}$, 전압 이득 $A_v$를 입력하여 미러 효과로 인한 등가 입력 커패시턴스를 계산하시오. 이득을 변경했을 때의 입력 커패시턴스를 비교하고, 고이득화(High gain)가 대역폭에 미치는 영향을 설명하시오. 나아가, 입력 커패시턴스를 상한 이하로 억제하기 위해 허용되는 이득 또는 $C_{gd}$를 역산하시오.
사용하는 수식:
CM,in = Cgd(1-Av)
CIN = Cgs+CM,in
검산 및 판정: Cgd를 흐르는 전류로부터 등가 입력 커패시턴스(C_in)를 도출한다. 이득이 일정한 근사치(approximation)가 성립하는 주파수 범위를 확인한다.
어려움/과제문
공통 소스 증폭기(Common Source Amp)의 이득을 높였더니 저주파에서의 증폭률은 개선되었으나, 고주파 신호를 충분히 증폭할 수 없게 되었다. 밀러 효과(Miller effect)로 인해 입력 커패시턴스가 증가하여, 신호원 저항과의 조합으로 입력 극점(pole)이 저주파 쪽으로 이동했을 가능성이 있다.
신호원 저항($R_S$), $C_{gs}$, $C_{gd}$, 전압 이득($A_v$)을 입력하고 밀러 효과를 고려한 입력 극점을 구하시오. 다음으로, 밀러 효과를 무시했을 경우와 비교하여 대역폭(bandwidth)이 어느 정도 감소하는지 계산하시오. 요구되는 대역폭을 만족시키기 위해 필요한 신호원 저항의 상한선을 역산하고, 이득을 유지하면서 대역폭을 개선할 수 있는 방법을 고찰하시오.
입력 파라미터: $R_S$, $C_{gs}$, $C_{gd}$, $A_v$, $f_{min}$.
사용하는 수식:
CIN = Cgs+Cgd(1-Av)
fp = 1/(2πRS CIN)
검산 및 판정: $f_p \ge f_{min}$인지 확인한다. 단극 근사치(single pole approximation)가 부적절한 경우에는 전체 소신호 모델(full small-signal model)로 재평가한다.
어려움/과제문
밀러 효과는 공통 소스 증폭기에서 입력 커패시턴스를 증가시키는 바람직하지 않은 현상으로 다루어진다. 반면, 2단 구성 CMOS 연산 증폭기(Op-Amp)에서는 보상 커패시터($C_c$)를 의도적으로 연결하여 지배 극점(dominant pole)을 형성하고, 음성 피드백(negative feedback)의 안정성을 개선하기 위해 이용된다.
기생 $C_{gd}$로 인한 입력 커패시턴스 증가와, 의도적으로 연결하는 밀러 보상 커패시터($C_c$)의 효과를 각각 계산하시오. 입력 대역폭 감소, 극점 분리(pole separation), 위상 여유(phase margin), 슬루율(slew rate) 관점에서 장점과 단점을 정리하시오. 또한, 보상 커패시터를 크게 한다고 해서 반드시 안정화되는 것이 아닌 이유도 고찰하시오.
입력 파라미터: $C_{gd}$, $C_c$, $A_v$, $g_{m1}$, 보상 전류(compensation current), 요구 GBW, 요구 SR.
사용하는 수식:
CM,in = Cgd(1-Av)
GBW ≈ gm1/(2πCc)
SR ≈ I/Cc
검산 및 판정: 기생 커패시터 문제와 의도적인 주파수 보상을 구분하고, GBW와 SR을 동시에 평가한다.
어려움/과제문
공통 소스 증폭기의 이득이 높아지면 $C_{gd}$에 의한 밀러 효과가 커져 입력 대역폭이 제한된다. 따라서, 입력 MOSFET의 드레인 전압 변동을 억제하는 캐스코드 구성(cascode configuration)을 채택하여 밀러 효과를 저감시키는 것을 검토한다.
일반적인 공통 소스 구성과 캐스코드 구성에 대해, 입력 MOSFET의 드레인 전압 이득을 각각 입력하고, 등가 입력 커패시턴스와 입력 극점을 비교하시오. 캐스코드를 통한 대역폭 개선을 계산한 후, 추가된 MOSFET으로 인한 전압 헤드룸(voltage headroom) 감소도 평가하시오.
입력 파라미터: $C_{gs}$, $C_{gd}$, 각 구성의 $A_v$, $R_S$, $V_{DD}$, 필요 헤드룸.
사용하는 수식:
CIN = Cgs+Cgd(1-Av)
fp = 1/(2πRS CIN)
검산 및 판정: 대역폭과 전압 헤드룸 모두가 사양 범위 내에 있다면 PASS.
어려움/과제문
CMOS 증폭기의 데이터 시트(datasheet)에서는 전압 이득이 V/V가 아닌 dB로 표시되는 경우가 많다. 여러 단의 증폭기를 연결할 때, 전압비를 그대로 합산하면 잘못된 결과가 나온다.
각 단의 전압 이득을 입력하고, V/V와 dB를 상호 변환하시오. 다단 종합 이득(overall gain)을 전압비의 곱과 dB의 합 두 가지 방식으로 구하여, 결과가 일치하는지 확인하시오. 또한, 음의 전압 이득이 위상 반전(phase inversion)을 의미할 수 있음을 설명하시오.
입력 파라미터: 각 단의 $A_v$, 목표 이득.
수식: GdB=20log10|Av|, Av,total=ΠAv,i.
검산 및 판정: 두 가지 방식의 종합 이득이 일치하는지 확인한다.
어려움/과제문
CMOS 증폭기의 입출력 파형을 오실로스코프(oscilloscope)로 관측할 때, 출력 파형이 입력 파형보다 지연되는 경우가 있다. 시간 차이만으로는 주파수별 위상 특성을 비교하기 어려우므로, 위상각으로 변환할 필요가 있다.
신호 주파수와 입출력 파형의 시간 지연을 입력하여 주기(Period), 각주파수(Angular Frequency), 위상차(Phase Difference)를 구하시오. 주파수를 변경했을 때 동일한 시간 지연이 다른 위상차로 나타나는 이유를 설명하시오.
입력 매개변수: f, Δt, 위상차 상한.
수식: T=1/f, ω=2πf, φ=ωΔt.
검산・판정: 위상차로부터 시간 지연을 역산한다.
**[문제 및 과제]**
CMOS 집적회로의 바이어스 노드나 필터 회로에서는 저항(R)과 커패시턴스(C)에 의해 응답 속도가 결정된다. 커패시턴스를 크게 하면 고주파 잡음(High-frequency noise)을 억제하기 쉬워지는 반면, 전압의 상승 시간이 느려진다.
R과 C를 입력하여 시정수(Time Constant, τ)와 차단 주파수(Cutoff Frequency, fc)를 계산하시오. 목표 대역폭에서 필요한 R 또는 C를 역산하고, 잡음 저감과 응답 속도 중 어느 것을 우선할지 판단하시오.
입력 매개변수: R, C, 요구 대역폭, 허용 시정수.
수식: τ=RC, fc=1/(2πRC).
검산・판정: τ×2πfc=1 임을 확인한다.
**[문제 및 과제]**
CMOS 회로의 전원 인가 시 또는 바이어스 스위칭 시에는 내부 노드가 목표 전압에 도달하는 데 시간이 걸린다. DC 해석에서는 정상적인 전압이 얻어지더라도, 기동 시간(Startup time) 사양을 만족하지 못할 수 있다.
R, C, 초기 전압(Vinitial), 목표 전압(Vfinal)을 입력하여 계단 응답(Step Response)을 계산하시오. 지정된 도달률(Attainment rate)까지의 시간을 구하고, 요구 기동 시간 충족 여부를 판정하시오. 커패시턴스나 저항을 변경했을 때의 개선량도 구하시오.
입력 매개변수: R, C, Vinitial, Vfinal, 도달률 α, 허용 시간.
수식:
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47
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49
V(t) = Vfinal+(Vinitial-Vfinal)exp(-t/RC)
tα = -RC ln(1-α)
검산・판정: 초기값과 최종값을 확인한다.
**[문제 및 과제]**
CMOS 오피앰프(Op-amp)의 출력에 큰 커패시티브 부하가 연결되면, 출력 전압 변화 속도가 제한된다. 소신호 대역폭이 충분하더라도, 대진폭의 고속 신호에서는 슬루율 부족(Slew rate limitation)으로 인해 파형이 왜곡된다.
커패시턴스와 충방전 전류를 입력하여 최대 전압 변화 속도를 계산하시오. 필요한 전압 진폭과 응답 시간으로부터 요구되는 슬루율을 역산하고, 전류를 증가시켜야 하는지 판정하시오.
입력 매개변수: I, C, ΔV, 허용 시간, SRmin.
수식: SR=I/C, t=ΔV/SR.
검산・판정: I=C×dV/dt 임을 확인한다.
**[문제 및 과제]**
RC 회로의 시간 응답을 이해하기 위해서는 단순히 암기한 지수 함수를 사용하는 것뿐만 아니라, 회로도에서 미분 방정식(Differential Equation)을 세울 수 있어야 한다.
저항 전류와 커패시턴스 전류를 키르히호프 법칙(Kirchhoff's Law)으로 연결하여, 입력 전압과 출력 전압의 관계를 미분 방정식 형태로 나타내시오. 나아가, 정상 상태에서 미분 항이 사라지는 것을 이용하여 DC 해석 결과와 일치하는지 확인하시오.
입력 매개변수: R, C, VIN(t), 초기 전압.
수식: RC×dVOUT/dt+VOUT=VIN.
검산・판정: 전류의 단위와 정상 상태의 관계를 확인한다.
**[문제 및 과제]**
미분 방정식 형태로는 주파수별 이득(Gain)이나 위상(Phase)을 구하기 어렵다. 따라서, RC 회로의 미분 방정식을 라플라스 변환(Laplace Transform)하여 전달 함수(Transfer Function) 형태로 정리한다.
초기 조건을 명시하여 라플라스 변환을 수행하고, 입력과 출력의 비로부터 전달 함수를 구하시오. 극점(Pole)의 위치를 구하고, 시정수와 차단 주파수와의 관계를 설명하시오.
입력 매개변수: R, C, 초기 조건.
수식: H(s)=1/(1+sRC).
검산・판정: s=0에서의 DC 이득과 극주파수를 확인한다.
**[문제 및 과제]**
전달 함수로부터 시간 응답을 구하고 싶지만, 부분 분수 전개(Partial Fraction Expansion)나 역 라플라스 변환(Inverse Laplace Transform)에 시간이 많이 걸린다. 실무에서는 계산 절차 자체보다, 얻어진 응답이 회로 사양을 만족하는지 판단하는 것이 중요하다.
전달 함수와 입력 파형을 생성 AI(Generative AI)에 제공하고, 역 라플라스 변환을 통해 시간 응답을 구하게 하시오. 단, 결과를 그대로 채택하지 않고, 초기값, 최종값, 원래의 미분 방정식에 대입하여 검산해야 한다. 지정된 정착 오차(Settling accuracy)에 도달하는 시간을 계산하고, 요구 사양과 비교하시오.
입력 매개변수: H(s), X(s), 초기 조건, 허용 오차, 허용 시간.
수식: Y(s)=H(s)X(s), y(t)=L^-1.
검산・판정: 초기값, 최종값, 미분 방정식에 재대입을 확인한다.
**[문제 및 과제]**
회로의 과도 응답(Transient response)을 평가할 때, 계단 응답뿐만 아니라 임펄스 응답(Impulse response)까지 이해하고 있으면, 입력 신호에 대한 출력 계산에 응용할 수 있다.
전달 함수를 입력하여 생성 AI에게 임펄스 응답을 구하게 하시오. 얻어진 임펄스 응답을 적분하여 단위 계단 응답(Unit step response)과 일치하는지 확인하시오. 나아가, 임펄스 응답의 감쇠 속도와 극점 위치의 관계를 설명하시오.
입력 매개변수: H(s), 초기 조건, 관측 시간.
수식: h(t)=L^-1.
검산 및 판정: 임펄스 응답을 적분하여 스텝 응답과 비교한다.
문제점/과제 설명
생성 AI가 구한 시간 응답이 올바른지 여부는 식의 형태만으로는 판단할 수 없다. 특히 여러 개의 극(Pole)을 갖는 회로에서는 부호나 계수의 오류로 인해 초기값이나 정상값이 부정확하게 되는 경우가 있다.
라플라스 영역의 출력 Y(s)를 입력으로 받아, 초기값 정리(Initial Value Theorem)와 최종값 정리(Final Value Theorem)를 사용하여 시간 응답의 양 끝단 값을 검산하시오. 최종값 정리를 적용하기 전에는 sY(s)의 극을 확인하고, 적용할 수 없는 조건도 설명해야 한다.
입력 파라미터: Y(s), 시간 영역 계산 결과.
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y(0+) = lim[sY(s)] s→∞
y(∞) = lim[sY(s)] s→0
검산 및 판정: 정리의 적용 조건을 만족했을 경우에만 계산을 PASS로 한다.
문제점/과제 설명
CMOS 앰프의 주파수 특성을 평가할 때는 단순히 대역폭 수치만을 보는 것으로는 불충분하다. 여러 개의 극(Pole)이나 영점(Zero)으로 인해 위상(Phase)이 변화하며, 이는 부궤환(Negative Feedback)을 걸었을 때의 안정성에 영향을 주기 때문이다.
전달 함수를 입력하고, 극과 영점을 구하시오. 다음으로, 생성 AI에게 HTML 형태의 보드 선도(Bode Plot) 생성을 요청하여 게인(Gain)과 위상(Phase)을 주파수별로 표시해야 한다. 계산 결과와 그래프가 일치하는지 확인하고, 극이나 영점을 변경했을 때의 주파수 응답을 비교하시오.
입력 파라미터: H(s), 주파수 범위, 요구 대역폭.
수식: H(jω), GdB=20log10|H(jω)|.
검산 및 판정: DC 게인, 극 주파수, 점근 기울기(Asymptotic Slope)를 확인한다.
이 장에서는 제어 공학을 CMOS 집적 회로 설계에 필요한 범위까지 학습한다. 대상은 부궤환, 루프 게인, 극·영점, 위상 여유(Phase Margin), 스텝 응답, 정착 시간이다.
문제점/과제 설명
CMOS 오피앰프를 사용하여 신호를 증폭할 경우, 저항비에 의해 폐루프 게인을 설정한다. 그러나 반전 구성(Inverting Configuration)과 비반전 구성(Non-inverting Configuration)에서는 게인 공식뿐만 아니라 입력 임피던스나 신호의 극성도 다르다.
입력 저항과 피드백 저항을 입력하고, 반전 앰프와 비반전 앰프의 게인을 각각 구하시오. 목표 게인으로부터 필요한 저항비를 역산하고, 입력 진폭에 대해 출력이 전원 전압 범위를 초과하지 않는지 확인해야 한다.
입력 파라미터: RIN, RF, RG, VIN, 목표 게인, 출력 진폭 범위.
수식: Av,inv=-RF/RIN, Av,noninv=1+RF/RG.
검산 및 판정: 저항 전류와 가상 단락(Virtual Short) 조건을 이용하여 검산한다.
문제점/과제 설명
이상적인 오피앰프 공식으로 저항비를 설계했음에도 불구하고, 실제 폐루프 게인이 목표값에서 벗어나는 경우가 있다. 원인으로는 CMOS 오피앰프의 개루프 DC 게인이 유한하다는 점을 고려할 수 있다.
개루프 이득과 피드백 비율을 입력하고, 부궤환이 걸린 폐루프 게인을 구하시오. 이상 게인과의 오차를 계산하고, 요구 정밀도를 만족하는지 판정해야 한다. 또한, 개루프 이득을 개선했을 때 오차가 어떻게 변화하는지 확인해야 한다.
입력 파라미터: A0, β, 허용 게인 오차.
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ACL = A0/(1+A0β)
ε = 1/(1+A0β)
검산 및 판정: A0가 충분히 클 극한에서 ACL≈1/β가 되는지 확인한다.
문제점/과제 설명
폐루프 게인의 정밀도를 개선하기 위해 MOSFET의 채널 길이를 늘리거나 캐스코드 구성(Cascode Configuration)을 채택하는 것을 검토하고 있다. 그러나 필요 이상으로 DC 게인을 높이면 면적이나 기생 커패시턴스가 증가할 가능성이 있다.
허용 게인 오차와 피드백 비율을 입력하고, 필요한 개루프 DC 게인을 역산하시오. 얻어진 이득을 dB로 변환하여 현재 CMOS 오피앰프의 게인과 비교해야 한다. 사양을 만족하는 최소한의 DC 게인을 설계 목표로 설정해야 한다.
입력 파라미터: β, εmax, 현재 A0.
수식:
A0,min = (1/εmax-1)/β
검산 및 판정: 역산한 A0를 폐루프 오차 공식에 재대입한다.
문제점/과제 설명
차동 입력 CMOS 오피앰프에서는 두 개의 입력 단자에 공통으로 가해지는 신호를 최대한 증폭하지 않는 것이 바람직하다. 그러나 차동 쌍의 미스매치(Mismatch)나 전류원의 유한 출력 저항 때문에, 동상 신호가 출력으로 누설되는 경우가 발생할 수 있다.
차동 게인, 공통 게인, 공통 입력 진폭을 입력하고, CMRR과 출력 오차를 계산하시오. 요구되는 출력 오차로부터 필요한 CMRR을 역산하고, 현재 회로가 사양을 만족하는지 판정해야 한다.
입력 파라미터: Ad, Acm, VCM, 허용 출력 오차.
수식:
CMRR = 20log10|Ad/Acm|
VOUT,CM = Acm×VCM
검산 및 판정: CMRR의 전압비 표시와 dB 표시를 상호 변환한다.
1단 CMOS 증폭기만으로는 충분한 DC 이득(Gain)을 얻을 수 없으므로, 2단 구성을 채택하는 것을 고려하고 있다. 하지만 각 단의 이득을 단순히 데시벨(dB)로 곱하면 잘못된 결과가 나온다.
제1단과 제2단의 전압 이득을 입력하여 종합 DC 이득을 구하시오. 목표 이득으로부터 각 단에 필요한 이득을 역산하고, 어느 단을 개선하는 것이 효과적인지 고찰하시오. 또한, 고이득화로 인해 기생 커패시턴스(Parasitic Capacitance)나 극점 위치가 변화할 가능성도 설명하시오.
입력 파라미터: A1, A2, A0, min.
수식: A0 = A1 * A2.
검산 및 판정: 전압(V)의 곱과 데시벨(dB)의 합이 일치하는지 확인한다.
**문제점 및 과제문**
CMOS 연산 증폭기(Op-Amp)의 출력 진폭을 크게 하고 싶지만, 출력단 MOSFET의 $V_{DS}$가 부족하면 포화 영역(Saturation Region)을 유지할 수 없게 된다. 특히 저전원 전압 IC에서는 필요한 전압 헤드룸(Voltage Headroom)을 확보하기 어렵다.
출력단의 각 MOSFET에 대해 단자 전압과 $V_{OV}$를 입력하고, 포화 조건을 확인하시오. 출력 전압을 변화시킬 때 어떤 소자가 가장 먼저 포화 영역에서 벗어나는지 조사하여 허용 출력 진폭(Allowable Output Swing)을 구하시오.
입력 파라미터: VDD, 각 단자 전압, 각 $V_{OV}$, 요구 출력 진폭.
수식: NMOS의 경우 $V_{DS} \ge V_{OV}$. PMOS의 경우 $V_{SD} \ge V_{OV,p}$.
검산 및 판정: 출력 진폭의 양 끝단에서 모든 MOSFET의 동작 영역을 확인한다.
**문제점 및 과제문**
2단 구성 CMOS 연산 증폭기의 위상 여유(Phase Margin)를 개선하기 위해 미러 보상 커패시터($C_c$)를 추가한다. 하지만 $C_c$를 크게 하면 지배 극점(Dominant Pole)이 저주파 쪽으로 이동하여, GBW나 스루율(Slew Rate)이 저하될 가능성이 있다.
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