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SECDA-DSE는 LLM을 활용하여 FPGA 기반 AI 가속기의 설계 공간 탐색(DSE)을 자동화하는 프레임워크입니다. RAG와 CoT 프롬프팅을 통해 복잡한 하드웨어 아키텍처를 생성하며, 인간의 개입을 최소화하면서도 효율적인 설계를 제안합니다.
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원문 바로가기현대적인 인공지능 (AI) 워크로드에 최적화된 FPGA 기반 가속기를 설계하는 것은 아키텍처 파라미터 (architectural parameters), 데이터 흐름 전략 (data flow strategies), 메모리 계층 구조 (memory hierarchies)를 포함하는 방대하고 복잡한 하드웨어 설계 공간 (design space)을 탐색해야 하므로 매우 많은 시간이 소요됩니다. SECDA와 같은 기존 방법론은 SystemC 시뮬레이션 및 FPGA 실행을 통해 신속한 하드웨어-소프트웨어 공동 설계 (hardware-software co-design)를 가능하게 하지만, 효율적인 가속기 구성을 식별하는 것은 여전히 광범위한 도메인 지식을 요구하는 수동적인 과정으로 남아 있습니다. SECDA-DSE는 FPGA 기반 가속기의 설계 공간 탐색 (DSE)을 가이드하기 위해 대규모 언어 모델 (LLMs)을 SECDA 생태계에 통합한 프레임워크입니다. 이 프레임워크는 후보 아키텍처를 생성하기 위한 구조화된 DSE 탐색기 (DSE Explorer)와, 검색 증강 생성 (RAG) 및 생각의 사슬 (CoT) 프롬프팅을 사용하여 추론 기반 탐색을 수행하는 LLM 스택 (LLM Stack)을 결합하며, 반복적이고 강화된 개선을 위한 피드백 루프 (feedback loop)를 함께 제공합니다. SECDA-DSE를 소개했던 이전 연구를 바탕으로, 본 논문은 요소별 벡터 곱셈 (element-wise vector multiplication), 2D 컨볼루션 (2D convolution), 행렬 전치 (matrix transpose)를 포함한 세 가지 가속기 설계를 생성하고 FPGA 하드웨어에서 엔드 투 엔드 (end-to-end) 실행을 수행함으로써 평가 범위를 확장합니다. 결과에 따르면 SECDA-DSE는 FPGA 하드웨어에서 성공적으로 합성 및 실행되는 SECDA 준수 가속기 설계를 생성할 수 있습니다. 또한, 생성된 설계는 연산 병렬성 (compute parallelism)과 데이터 이동 (data movement) 사이의 커널별 트레이드오프 (trade-offs)를 포착하며, 이는 탐색 시간을 단축하고 광범위한 인간의 전문 지식 필요성을 줄이는 동시에 다양한 워크로드에 걸쳐 아키텍처 구성을 적응시킬 수 있는 LLM 가이드 탐색의 잠재력을 강조합니다.