엔비디아가 TSMC에 D램까지? 3D D램 생산 검토 보도, 로직 공정은 어디까지 통하고, 삼성·하이닉스가 쌓아온 경험은 어디에서 중요해질까

Video: 엔비디아가 TSMC에 D램까지? 3D D램 생산 검토 보도, 로직 공정은 어디까지 통하고, 삼성·하이닉스가 쌓아온 경험은 어디에서 중요해질까
Channel: 안될공학 - IT 테크 신기술
Duration: 19m 7s
Source: subtitle (auto, ko)
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네, 여러분 안녕하세요. 패치입니다. NBDI의 요청으로 TSMC가 셀 적명 3D 디램 생산을 검토하고 있다는 보도가 나왔습니다. 보도대로라면 삼성전자 SK하이닉스 마이크론이 수십년 동안 해온 메모리 제조에 여기에다가 세계 최대 파운드리까지 불러 드리려고 한다는 건데요. 우리가이 보도를 눈여겨 볼 이유는 디램의 구조도 바뀌고 있기 때문입니다. 저장셀을 더 작게 만드는 데서 나아가서 셀을 쌓거나 제어 회로를 따로 만들어 붙이는 연구가 진행이 되고 있거든요. 그 과정에서 TSMC가 로직을 만들면서 쌓아온 기술을 어디까지 활용할 수 있을지 이게 궁금해지는데요. 로직은 계산을 하고 DM은 데이터를 저장을 하죠. 둘 다 트랜지스터를 쓰지만 공장에서 맞춰야 하는 조건은 다릅니다. 그 차이를 조정해서 로직 공정을 디램에 적용한 사례도 이미 있고요. 오늘은이 차이를 따라가 볼 건데요. TSMC가 잘할 수 있는 부분이 어디고 메모리 업체들이 오래 싸운 경험은 어디에서 필요한지 요거를 한번 볼 거예요. 먼저 이번 소식에 현재 단계를 좀 짚고 가야 합니다.

미국 뒤인포메이션은 11월 6일 보도를 로이터가 전한 건데요. 아직 TSMC의 양산 발표라든가 계약 체결 소식은 아니었어요. 블룸버그랑 톰스 하드웨어가 인용한 TSMC 답변은 핵심 파운더리 사업이랑 로직 반도체 고객에 집중을 한다는 그 원칙이었습니다. 톰스드웨어는이 답변을 사실상 부인으로 해석을 했는데요. 인용문에 엔비디아 요청이라든가 내부 검토가 없었다는 그런 직접적인 말까지는 나오진 않았습니다. 그렇다고 개발이 확장됐다는 그런 뜻도 아니니까 지금은 보도된 구상이랑 확인된 기술을 좀 나눠서 봐야겠죠. 엔비디아 입장에서 메모리에 관심을 더 갖는 이유는 이해를 할 수 있어요. AI 연산칩이 아무리 빨라도 계산에 필요한 데이터를 제대 가져오지 못하면 기다려야 하니까요. 얼마나 많이 담느냐는 용량의 문제고요. 초당 얼마나 많이 주고받느냐 이건 대역폭의 문제죠. 여기에 필요한 시기에 제품을 충분히 납품받느냐 이런 공급의 문제도 묻겠습니다.이 세 가지가 잘 맞아 들어가야지만 연산칩을 실제 시스템으로 팔 수 있는 거죠.

AI 연산침 옆에서 데이터를 빠르게 공급하는 대표적인 제품이 HBM 고대역포 매물이죠. HBM은 디램 칩을 여러 장을 샀고 마늘 연결 통로로 데이터를 주고받도록 만드는데요. 이때 맨 아래에는 위쪽 디램이랑 바깥 연산칩 사이에 신호 전달을 받는 베이스 다이가 있죠. SK 하이닉스랑 TSMC가 2024년에 발표한 협력은 HBN4의이 베이스 다이에다가 TSMC의 참단 로직 공장을 활용하는 그런 내용이었습니다. 저장하는 디램 칩이랑 그 아래 로직 칩이 서로 다른 공정의 강점을 활용하는 그런 사례예요. TSMC가 HBM용 로직을 만드는 것이랑 디램 저장 셀까지 만드는 건 맞는 범위가 다른데요. 이번 보도에서 한 걸음 더 들어간 부분이 그 저장셀 제조인 거고요. 그리고 보도에서 말하는 3D 디램도 HBM이랑은 좀 구분을 해야 합니다. HBM이 이미 만들어진 디램 칩을 쌓는 이야기라면 셀 적층 3D 디램은 칩 안에서 데이터를 저장하는 셀 자체를 여러 층으로 배치하는 그런 이야기니까요. 앞으로 두 방식을 조합을 할 수도 있어서 3D 디램이 나오면 뭐 HBM이 곧 사라진다 이렇게 볼 이유는 없고요.

또 셀을 많이 쌓아서 용량을 늘려도 안과 밖에 연결이 그대로면 데이터 전달 속도가 그만큼 늘지 않겠죠. 그래서 어떤 셀을 만들 건지랑 어떻게 연결을 해서 사용할 건지 이거를 함께 봐야 합니다. 그럼 저장셀을 만든다는게 왜 다른 문제인지 디램안을 한번 볼게요. 일반적인 디램 셀에는 전하를 담는 카페시터 하나랑 거기에 접근하는 트랜지스터 하나가 있거든요. 카페시터가 작은 전기 저장고라면 트랜지스터는 데이터를 읽고 쓸 때 입구를 열고 닫는 그런 스위치에 해당을 해요. 저장한 전화는 시간이 지나면서 조금씩 조금씩 세어 나가고요. 그래서 주기적으로 데이터를 다시 읽고 채워주는 리프레시가 필요한 거고요. 여기에서 셀 트랜지스터는 켜졌을 때는 충분한 전류를 흘리면서 꺼졌을 때는 작은 저장가 빠져나가지 않도록 막아야 합니다. 물론 로직도 누설 전류를 줄이는게 중요하죠. 근데 다만 디램셀은 그 누설이 데이터를 얼마나 오래 유지하느냐 이거에 직접 연결이 돼 버리는 거예요. 그렇다고 디램 전체가이 저장고랑 스위치먼으로 이뤄진 건 또 아닙니다.

어느 셀을 읽을지 고르는 회로 작은 신호를 증폭하는 회로 그리고 데이터를 밖으로 보내는 회로가 다 함께 들어가게 되죠. 이런 부분을 우리는 주변 회로라고 부르는 거고요. 디램 안에서도 저장 셀의 트랜지스터랑 주변 회로의 트랜지스터를 나눠 봐야 하는 거예요. 주변 회로 가운데는 일반적인 디지털 로직이랑 가까운 부분이 있거든요. 미세한 전압 차이를 읽는 센스 앰프는 함께 작동하는 소자들의 특성이 잘 맞아야 되죠. 소자 자체 차이가 크면 저장된 데이터 때문에 생긴 작은 전압 차이를 구분하기가 어려워질 수 있거든요. 셀을 선택하는 회로에는 상대적으로 높은 전압을 견뎌야 하는 부분도 있습니다. TSMC의 로직 기술을 활용할 접점은 분명히 있어요. 그렇지만 디램 전체를 같은 트랜지스터로 바꿔 버릴 수는 없는 거죠. 공정 미세와의 목표도이 각각의 역할에 맞춰서 달라지게 되는 거예요. 근데 이제 같은 면적에 더 많은 소자를 넣는 정밀한 가공은 TSMC가 오랫동안 해온 일이죠. 디램에서도 그 역량이 필요하긴 한데 저장고인 캐시터까지 모든 방향으로 줄이게 되면 담을 수 있는 전화도 줄어들게 됩니다.

읽을 때 구분할 신호가 작아지면 정확히 판별하기는 더 어려워지고요. 그래서 바닥에서 차지하는 면적은 줄이면서도 필요한 저장 능력은 확보를 해야 하는 거죠. 같은 전압을 걸었을 때 전화를 얼마나 담을 수 있는지 요거를 나타내는 값이 정전 용량이고요. 원리를 간단히 보면 전극의 면적이 넓을수록 그리고 사이에 넣는 물질의 유전율이 높을수록 또 절연막이 얇을수록 정전 용량이 커지게 됩니다. 그래서 디램은 카시터를 높게 만들어서 표면적을 확보를 해 왔어요. 좁은 바닥을 쓰면서도 위쪽으로 이렇게 길게 뻗은 정극을 이용을 하는 거죠. 동시에 유전율이 높은 재료를 쓰고 또 저렴막을 얇게 만드는 방법도 조합을 합니다. 그런데 이제 막을 너무 얇게 만들게 되면 전화가 색이 쉬워지고 또 구조가 높고 가늘어질수록 정확하게 만들기도 어려워지죠. 깊은 구조를 깎아내는 식각이랑 그 안쪽까지 재료를 균일하게 입히는 증착. 요게 같이 정교해져야 하는 거예요. 디램은 바닥 면적을 줄이면서 저장에 필요한 전기적 특성은 지켜내야 하는 제품입니다.

읽을 때는 셀의 캐패시터랑 비트라인이라는 배선이 전화를 나누게 되면서 아주 작은 전압 차이가 생기는데요. 센스프가 그 차이를 0이랑 1로 구분할만큼 키우고 읽는 과정에서 달라진 셀의 전화도 다시 보건을 하죠. 그래서 같은 양의 전화를 저장을 해도 배선의 정기적 부하가 크면 일거늘 전화 변화가 작아질 수가 있습니다. 카페시터만 따로 줄이는게 아니라 배선이랑 읽기 회로까지 다 같이 맞춰야 되는 그런 이유예요. 이것 때문에 로직의 공정 이름에 붙은 나눠 숫자랑 또 디램의 나눠 숫자를 고파로 그냥 비교를 해서 제조 능력이 누가 더 낮다, 누가 더 못하다 이런 우여를 정하기도 어렵습니다. 줄여야 하는 구조랑 남겨야 하는 특성이 서로 달라요. 자, 그렇다면 로직이랑 디램의 기술은 얼마나 이어질까요? 대표적인 사례가 하이케 메탈 게이트인데요. 트랜스터에서 전류를 제어하는 게이트에 유전율이 높은 저렴막이랑 금속 전극을 조합을 하는 기술입니다. 게이트 저렴막을 무작정 얇게 만들면 이제 누설 문제가 생기게 되는데 요런 문제를 줄이면서 전류를 제어할 수 있게 발전을 해 왔어요.

인텔은 2007년 45나노 로직 제품에이 기술을 도입을 했는데요. 디램에서도 주변 회로의 성능이랑 전력 효율을 높이는데도 활용이 됐고요. 삼성 공식 자료를 보면 2018년에 GDDR 6에 적용을 했고 2021년에는이 공장을 활용한 DDR 5를 발표를 했습니다.이 사리에서는 로직에서 쓰던 게이트 기술을 디램의 주변 회로에 가져왔어요. 저장셀 전체를 로직이랑 같은 방식으로 만든다는 뜻은 아니죠. 여기에서 같은 하이K라는 말이 나와도 적용 위치는 구분을 해야 하는데요. 앞서서 캐시터의 유전율이 높은 재료를 쓴다는 설명은 우리가 이제 전화를 많이 저장하기 위한 것이었잖아요. 지금 이야기하는 게이트의 절염막은 트랜지스터의 전류를 제어하기 위한 부분입니다. 재료의 성질을 활용한다는 접점은 있어도 같은 부품을 이야기하는 건 아니에요. 어, 이처럼 적용 위치를 나눠 보면 랜드의 공정 변화도 좀 이해하기 쉬운데요. 랜드에서도 데이터를 저장하는 셀의 게이트랑 그리고 셀을 제어하는 주변 회로의 게이트는 역할이 다르죠.

3D 랜드 셀에는 이미 금속 게이트를 사용하는 구조가 있고요. 주변 회로의 첨단 로직 기술을 도입하는 그런 문제는 또 별도로 논의가 됩니다. 키옥시아도 2024년 공정 자료에서 주변 회로의 하이K 메탈 게이트를 도입하는 방향을 설명을 했어요. 메모리에서는 새로운 트랜지스터로 성능이랑 전력 효율을 높이면서도 저장 밀도랑 비트당 비용을 함께 맞출 수 있는지 요거를 봐야 되죠. 도입 시점 하나만으로 메모리 전체 기술 수준을 비교하기가 어려운게 이것 때문이에요. 그리고 채널을 입체적으로 만든 핀펫을 디램 주변 회로에 맞추는 연구도 진행이 되었는데요. 이때는 트랜지스터 자체 성능에 더해 가지고 그 뒤에 이어질 저장셀 제조 공정까지 견딜 수 있어야 되겠죠. 자, 여기에다가 이제 로직 공정을 그대로 가져올 수 없는 이유를 좀 더 살펴볼게요. 반도체 공정을 여러 단계를 순서대로 거치잖아요. 앞에서 만든 소자가 뒤에 이어지는 공정의 온도랑 재료를 견뎌야 됩니다. 기존 디램 제조 흐름에서는 주변 회로를 이제 먼저 만든 다음에 저장 셀을 만드는 과정의 영향을 함께 받는 경우가 있어요.

벨기의 반도체 연구 기간인 아이맥은 이런 주변 트랜지스터가 섭시 550도에서 600도 수준의 열처리를 수시간 동안 견뎌야 되는 조건을 설명을 합니다. 이후에 공정의 열 때문에 앞서 만든 소자의 특성이 달라지게 되면 우리가 설계를 할 때 기대한 성능이 안 나오겠죠. 그래서 로직에서 잘 작동한 공정도 디램에 맞게 열 안정성을 다시 확보해야 하는 거고요.이 제약을 줄이는 방법 가운데 하나가 저장셀이랑 주변 회로를 서로 다른 웨이퍼에서 만드는 겁니다. 반도체를 만드는 원판을 저장셀 용이랑 주변 회로용으로 따로따로 쓰는 거죠. 각자에게 맞는 공정으로 만든 다음에 접합을 하게 되면 주변 회로가 저장셀 제조의 열처리를 모두 따라갈 필요가 좀 줄어들겠죠. 랜드에서는 이미 이런 접근을 제품에 적용한 사례가 있어요. 키옥은 저장셀이랑 주변 회로를 따로 만든 다음에 그다음에 구리 연결부를 맞대어 가지고 접합하는 그런 기술을 사용을 하는데요. 셀을 만드는 높은 온도를 주변 회로가 함께 견딜 필요가 줄어들죠. 그러면 주변 회로에는 성능이랑 전력 효율에 더 유리한 공정을 선택할 여지가 생깁니다.

디램에서도이 분리랑 접합을 연구하는게 이런 이유고요. TSMC의 로직 공정이랑 정밀 연결 기술이 함께 쓰일 수 있는 그런 지점이에요. 근데 다만 웨이퍼를 나누게 되면 접합 공정이랑 비용이 이제 추가가 되겠죠. 연결부가 정확하게 맞아야 되고 연결한 뒤에도 정기적으로 안정적으로 동작을 해야 하고요. 또 저장부랑 제어부를 따로 만들었다는 사실만으로 이게 저장 셀 자체가 여러 층이 된 건 아니에요. 어디를 분리하고 어디를 쌓았는지 요거는 계속 구분을 해야 합니다. 자, 그러면 이제 셀을 여러 층으로 만든다는 이야기를 조금 더 정확하게 볼 수 있는데요. 기존 디램도 이미 높은 캐시터처럼 입체적인 구조를 사용을 해요. 그런데 캐시터 한 개를 높게 만드는 거는 셀 한 개의 저장 능력을 확보를 하는 방법이고요. 셀의 접근 트랜지스터를 수집 구조로 바꾸는 건 스위치의 배치를 바꿔 가지고 셀 하나의 바닥 면적을 줄이는 방향이에요. 그다음에 셀 자체를 여러 층으로 배치를 하게 되면 같은 바닥 면적의 측별로 저장 공간이 생기게 되겠죠.

카페시터의 높이랑 트랜지스터의 방향 그리고 저장 셀의 층수는 각각 다 다른 이야기라는 걸 알아두셔야 됩니다. 하이닉스가 공개한 4F스퀘어라는 표현도 여기서 구분을 하면 좋은데요. 4는 해당 기술에서 기준으로 삼는 그런 최소 패턴 크기. 그다음에 4F 스퀘어는 셀 하나의 바닥 면적이 2F * 2F라는 뜻이고요. 그 숫자가 셀을 몇 층 쌓는지 요거를 뜻하지는 않는 거예요. 셀 적층은 이렇게 바닥 면적을 줄이는 방법에 더해서 층수로도 이제 저장 밀도를 높이려는 접근이죠. 층이 늘면 각층의 셀을 골라서 읽고 쓰는 연결도 함께 마련을 해야 하는데요. 그 배선의 저항이랑 정기적 부하가 커지지 않도록 셀 배치랑 연결 경로를 함께 설계를 해야 하고요. 저장 셀은 늘었는데 일번에는 그 경로가 좀 부담스러워지면 용량이랑 속도를 둘 다 얻기는 좀 어렵겠죠. 그래서 3D 디램 연구에는 셀을 만드는 공정이랑 배선 그리고 읽기 회로의 변화가 함께 나오는 겁니다. 이때 첨단 로직이랑 공통을 활용할 수 있는 제조 기술도 더 눈에 들어오기 시작을 하는 거고요.

TSMC가 로직에서 익힌 기술도 이런 제조 과정이랑 맞다 있어요. N2 공정은 얇은 판 모양의 채널을 게이트가 둘러싸는 그런 나노시트 트랜지스터를 사용을 하고요. 2025년 4분기에 양산을 시작을 했어요. 근데 이런 구조를 만들려면 재료를 여러 층으로 쌓고 또 그중에 필요한 재료만 골라서 제거를 해야 하는데요. 그러니까 남겨야 할 얇은 구조는 지키면서 다른 재료만 쏙쏙 깎아내는 그런 선택적인 시각이 필요한 거죠. 그 뒤에도 절염막이랑 정극을 입체 구조에다가 균일하게 형성을 해야 합니다. 3D 디램 연구에서도 다층 재료를 만들고 가공하는 기술 그리고 따로 만든 부분을 정밀하게 접합하는 기술이 나와요. 하이닉스가 2024년 학회 발표한 연구도 실리콘이랑 실리콘 게르마늄 다충 구조 그리고 웨이퍼 접합을 사용을 했고요. 공정의 이런 개별 단계는 로직에서 쌓은 경험을 활용을 할 수 있는 그런 접점이겠죠. 근데 다만 디램에서는 가공한 뒤에 구조가 전화를 오래 저장을 하고 또 층마다 안정적으로 읽고 쓸 수 있어야 합니다.

같은 재료를 사용을 하더라도 막 두께랑 가공 조건 그리고 공장을 진행하는 순서는 그 목표에 맞춰서 다시 개발을 해야 하는 거겠죠. TSMC도 저장세를 어떻게 하면 입체적으로 만들지 요거를 좀 연구를 해 왔는데요. 2020년에 출연을 해서 2022년에 등록된 고밀도 3D 디램셀 특허에는 전화가 적게 세는 산화물 반도체 채널이랑 그다음에 카페시터를 여러 층으로 통합하는 그런 구조가 담겨 있습니다. 스위치랑 저장부 그리고 그 사이 배선을 한꺼번에 배치하려는 그런 설계인 거죠. 2025년에 공개된 다른 특허 출환에는 수직 트랜지스터 위에다 카페시터를 놓고 셀을 추가 층으로 쌓는 구조도 나오는데요.이 자료들로 우리가 확인을 할 수 있는 건 TSMC가 저장 소자랑 스위치 그리고 배선을 함께 만드는 구조를 검토해 왔다는 겁니다. 근데 이제 보도가 된 구상에 이런 특허들이 실제로 적용이 될지 뭐 실제 제품으로 만들었을 때 수율이랑 원가가 어떨지는 아직 공개되지 않은 거고요. 자, 그래서 이제 셀의 형태를 바꾸면 가져와야 될 공정 기술도 달라지는데요.

예를 들어서 3D 디램 후보에는 산화물 반도체를 비교적 낮은 온도에서 사는 연구도 있어요. 아이맥이 연구하는 익조는 인륨, 갈륨, 그리고 아연을 포함한 산화물 반도체인데요. 이거를 이용한 디램 후보 중에는 일기용이랑 세기용 트랜지스터를 따로 두고 별도의 저장시터를 없앤 구조가 있습니다. 일기용 트랜지스터에다가 원래 존재하는 정전 용량을 전화 저장에 활용을 하는 그런 방식이죠. 앞에서 설명한 높은 만드는 부담을 좀 줄일 수 있는 대신에 또 새로운 재료의 장기적인 안정성이랑 반복 동장을 검증해야 하긴 해요. 이런 후보까지 보면 3D 디뎀이라는 이름만으로 필요한 공정이라든가 난도를 이렇게 딱 정할 수 없는 이유가 보이는데요. 보도된 구상이 실제 개발로 이어질지 이게 어떤 셀 재료랑 구조를 선택을 할지 아직 확인된게 없습니다. 그래서 이제 셀을 만든 뒤에는 연산칩까지 데이터를 전달을 하는 연결이 남게 되는데요. 여기서는 TSMC가 이미 사업으로 제공을 하고 있는 패키징 기술을 함께 살펴볼 수 있죠. 코아스는 연산 칩이랑 HBM을 하나의 패키지에서 연결을 하는 기술이거든요.

자, 이거랑은 별도로 칩을 위아래로 촘촘하게 연결하는 고밀도 3차원 적층 기술도 갖고 있습니다. 저는 저장부랑 제어부를 만드는 공정에 이런 연결 기술까지 다 함께 검토할 수 있다는 점이 TSMC를 우리가 후보로 봐야 되는 이유라고 생각을 해요. 이런 새로운 구조를 실제로 만드는 경쟁에는 기존 메모리 업체들도 참여를 하고 있습니다. 앞에서 얘기한 공정 사례로 본 하이닉스의 2024년 연구는요. 다섯 층의 저장 셀을 주변 회로랑 통합한 칩의 동작을 보고를 했어요. 2025년에는 셀 면적을 줄이는 수직 게이트 구조랑 3D 디램을 장기 로드맵으로 제시를 했고요. 삼성도 2024년 학회에서 셀이랑 주변 회로를 위아래로 이렇게 배치를 하고 웨이퍼 본딩을 활용하는 연구를 발표를 했습니다.이 삼성 연구는 저장 셀을 여러 층으로 쌓는 접근이랑은 좀 구분을 해야 하긴 하지만 공정을 나누고 읽기 성능이랑 면적을 함께 개선하려는 그런 방향는 우리가 확인해 볼 수 있어요. 두 회사 모두 지금의 디램을 생산을 하면서 다음 구조에 필요한 공정이랑 회로도 연구를 해 온 겁니다.

제품으로 가면 어느 한 셀이 잘 동작하는 거에 더해 가지고 수많은 셀의 특성을 일정한 범위 안에 맞춰야 하는데요. 좁고 깊은 구조를 심각할 때 위쪽이랑 아래쪽에 모양이 달라지거나 아니면 안쪽에 입힌 막의 두께가 흔들리게 되면 셀의 특성도 달라지겠죠. 일부 셀에서 전화가 너무 빨리 세는 것까지 찾아내야 하니까 이게 평균적인 특성만 좋아서는 충분하지 않은 거예요. 어떤 온도에서 얼마나 오래 데이터를 유지하는지 검사를 하고 또 분량세를 찾아서 여분의 셀로 대체하는 그런 방법들도 준비를 해야 하고요. 오류를 관리하는 회로까지 포함을 해서 고객이 쓸 수 있는 제품으로 완성을 해야 하는 겁니다. 이런 검사랑 보정 경험은 셀 구조가 바뀌어도 참고를 할 수 있지만 새로운 구조에 맞는 조건은 다시 검증을 해야 해요. 층을 더 쌓으면 한정된 면적에 담을 수 있는 셀은 늘어나고요. 그런데 공정 단계는 검사 시간이 늘어나거나 쓸 수 없는 부분이 많아지면 이제 제조이 올라가겠죠. 그래서 봐야 할게 층수도 봐야 하지만 고객이 실제로 사용할 수 있는 용량을 얼마의 비용으로 공급하는지 요걸 보셔야 되는 겁니다.

로직에서 가져올 수 있는 가공 기술이랑 메모리 업체들이 축적한 양상 경험을 함께 평가를 해야 하는 그런 지점인 거죠. 우리가 앞에서 얘기한 그 보도된 M비디아 요청도이 제품화 조건까지 함께 놓고 봐야 하는데요. 보도대로 이런 요청이 있었다면 필요한 저장 용량이랑 제어 기능 그리고 연결 방식을 연산칩에 맞춰서 함께 설계를 할 그런 선택지를 늘리려는 뜻으로 해석을 해 볼 수가 있겠죠. 회사가 구체적인 목적이랑 조건을 공개한 건 아니고요. 개발이 진행되더라도 새로운 공정이랑 제품을 만들고 또 고객 검증까지 거쳐야 돼서 지금 부족한 메모리를 바로 공급을 할 수 있는 그런 해법이 되기는 좀 어렵고요. 로이터가 전한 보도에는 신규 공장이나 기존 공장에 전환 가능성도 좀 언급이 되긴 하지만 TSMC가 자체 3D 디램의 양산 시점을 공식 발표한 건 또 아니에요. 실제 사업화에 나서게 된다면 TSMC로서는 개발비랑 설비 투자에 맞춰서 어떤 수요를 얼마나 오래 확보할 수 있는지 요게 중요해지겠죠. 엔비디아도 장기 구매를 약속을 한다면 그만큼의 성능이랑 비용 이익을 얻을 수가 있어야 되겠고요.

메모리는 투자를 결정할 때랑 공장이 실제 물량을 내놓을 때 그때의 수급 상황이 달라질 수가 있기 때문에 지금 공급이 부족하다는 이유만으로 새로운 공장의 투자비를 회소할 수 있다. 이렇게 보기는 어렵습니다. 그리고 누가 어디까지 맡을지도 사업성을 바꾸게 되고요. TSMC가 고객의 셀 설계를 받아서 생산을 할지 아니면 다른 업체랑 공동 개발을 할지 요거에 따라서도 개발 보담이랑 고객 관계가 또 달라질 수 있으니까요. 지금 HBM에서 협력하는 메모리 업체들이랑도 일부 영역에서 경쟁할 가능성도 좀 보여요. 또 엔비디어한테는 메모리를 구할 선택지는 늘어나도 연산칩이랑 메모리 패키징을 TSMC에 다 맡길수록 한 업체에 대한 의존이 너무 커질 수도 있고요. 그래서 공급자 이름이 하나 늘어나는 거랑 실제 제조 단계마다 대안이 생기는 거. 요것도 좀 나눠 보셔야 되고요. 앞으로 개발 계획이 확인이 되고 셀 구조랑 공정 분담 그리고 고객 샘플이 공개가 된다면 누가 뭘 맞는지부터 좀 더 구체적으로 볼 수 있겠죠. 자, TSMC가 디램을 잘 만들 수 있느냐 이런 질문에는 가져올 수 있는 공정 기술은 분명히 있다.

이렇게 답할 수가 있습니다. 저장부랑 제어부를 나눠 만들거나 셀을 입체적으로 바꿀수록 그런 기술을 활용할 선택지도 생기고요. 실제 사업화가 진행이 된다면 그 선택지를 하나의 메모리 제품으로 묶어서 고객이 필요한 성능이란 가격으로 계속 공급할 수 있느냐 요거를 좀 확인해 봐야 합니다. 거기까지 확인이 돼야지만 보도가 된 구상이 실제 공급망을 얼마나 바꿀지 요것도 우리가 확실히 알 수 있겠죠. 그럼 오늘은 여기까지 패치였습니다.