근접 임계 컴퓨팅(Near-Threshold Computing, NTC)은 디지털 회로에 상당한 에너지 절감 효과, 즉 최대 10배까지 제공합니다. 하지만 공정(Process), 전압(Voltage), 온도(Temperature) (PVT) 변화로 인해 저전압에서 작동하는 디지털 프로세서는 타이밍 오류에 대한 취약성이 증가합니다.
본 연구는 기존의 대규모 MIMO 알고리즘에 계산 오류 감지 메커니즘을 장착하여 근접 임계 전압까지 신뢰성 있는 작동을 가능하게 합니다. 기존 하드웨어 기반 타이밍 오류 감지(Timing Error Detection, TED) 시스템은 상당한 오버헤드를 유발하는 반면, 본 연구는 낮은 오버헤드의 알고리즘 기반 결함 허용(Algorithm Based Fault Tolerance, ABFT)이 원활하게 통합되도록 MIMO 알고리즘을 수정합니다.
저전압에서 작동하는 수정된 알고리즘의 신뢰성, 비트 오류율(Bit Error Rate, BER), 에너지 절감량 및 오버헤드를 조사하기 위해 트랜지스터 레벨 SPICE 시뮬레이션과 워크로드 인식 결함 주입을 결합한 공동 시뮬레이션 프레임워크가 개발되었습니다. 트랜지스터 레벨 특성화는 Monte Carlo 파라미터 변화를 가진 일반적인 Level-1 Shichman-Hodges CMOS 트랜지스터 모델을 사용하여 PSpice에서 수행되었습니다. 특정 CMOS 제작 공정 노드는 가정되지 않았습니다. 결과적으로, 보고된 에너지 절감량은 분석적 추정치이며 특정 CMOS 제작 기술에 국한되지 않습니다.
우리는 회로에서 파생된 결함 모델을 사용하여 Gauss Seidel (GS), ADMM 기반 무한 노름 감지(ADMIN), 그리고 Conjugate Gradient (CG) 검출기를 평가했습니다. 결과는 주목할 만한 알고리즘적 복원력을 보여줍니다. Point of First Failure (PoFF) 근처의 일부 실험에서 탐지되지 않은 계산 오류가 관찰되었음에도 불구하고, BER 증가는 0.7%에서 1.4%에 불과했으며, PoFF를 넘어서는 영역에서는 ABFT가 거의 모든 오류 사례를 보고했습니다. 제안된 체크섬 기반 ABFT는 대부분의 산술 및 메모리 오류를 감지하며, 64 x 16 MIMO 시스템의 경우 추정 오버헤드는 2% 미만이고, 더 큰 구성에서는 더욱 감소합니다.