현대 컴퓨팅 유닛에서 나눗셈 연산은 일반적으로 다른 산술 연산보다 느리며, 곱셈보다 면적 및 전력과 같은 더 많은 자원을 필요로 합니다. 지연(Delay)을 줄이기 위해, 빠른 나눗셈 알고리즘은 나누는 수(Divisor)의 역수(Reciprocal)에 대한 초기 근사치를 사용하고 반복적으로 정확한 값에 접근한 다음, 피제수(Dividend)와 곱하는 방식을 사용합니다. 하드웨어 아키텍처와 알고리즘의 선택은 나눗셈 유닛의 전체 성능을 크게 변화시킬 수 있습니다. 본 논문은 전통적인 부동 소수점(Floating-point) 시스템의 대안인 Posit 수 체계를 위한 저정밀도 나눗셈 방법을 제안합니다. 제안된 설계는 Posit 수 체계의 수학적 대칭성을 활용하여, 룩업 테이블(Look-Up Table, LUT)과 단일 뺄셈 연산을 사용하여 근사적인 나누는 수의 역수를 수행합니다. 또한 본 논문은 곱셈 유닛과 나눗셈 유닛을 결합한 하드웨어 아키텍처를 제시합니다. 역수 계산은 Posit을 이용한 모든 하드웨어 연산에 필수적인 공통 유닛인 Posit 디코더(Decoder)에 통합되었습니다. 기존의 나눗셈 하드웨어 구현과 비교했을 때, 제안된 방법은 나눗셈에 대한 완벽한 반올림(Rounding)을 포기하는 대신 훨씬 적은 연산을 요구합니다. 제안된 아키텍처는 TSMC 90nm 공정 노드에서 Cadence RTL v7.1 E2 컴파일러를 사용하여 시뮬레이션되었으며, 정확한 나눗셈을 수행하는 기존 설계와 비교하여 면적은 46.33%만 필요하면서도 전력 지연 곱(Power Delay Product, PDP)을 78.8% 감소시켰습니다. 실험 결과는 또한 Posit 기반 시스템에서 곱셈의 효율성을 개선하는 데 있어 제안된 시스템의 효과를 입증합니다.