업계 거물들이 2D 트랜지스터 스케일링 병목 현상을 돌파하며 포스트 실리콘 시대에 한 걸음 더 다가서다 — imec, ASML, TSMC가

imec, ASML, 그리고 TSMC는 원자 단위로 얇은 2D 채널을 가진 n형(n-type) 및 p형(p-type) 트랜지스터를 단일 300mm 웨이퍼 상에 50nm 컨택티드 폴리 피치(contacted poly pitch)로 통합했습니다. 이는 상보적 2D 소자(complementary 2D devices)를 위해 현재까지 입증된 가장 좁은 피치이며, 최첨단 실리콘(silicon)의 범위 내에 들어오는 수치입니다.

이 세 기업은 이번 주 IEEE/JSAP VLSI 기술 및 회로 심포지엄(Symposium on VLSI Technology and Circuits)에서 연구 결과를 발표했으며, 단일 EUV 노광(exposure)을 사용하여 28nm만큼 짧은 채널 길이를 프린팅했습니다. imec은 통합된 트랜지스터의 94%가 올바르게 스위칭되었으며, 100,000 이상의 온/오프 전류비(on/off current ratio)를 기록했다고 보고했습니다. n-채널(n-channel) 소자는 이황화 몰리브덴(MoS2)을 사용하며, p-채널(p-channel) 소자는 이셀레늄화 텅스텐(WSe2) 또는 이황화 텅스텐(WS2)을 사용합니다.

2D 전이 금속 디칼코게나이드(transition metal dichalcogenides)는 10년 이상 연구되어 왔으며, imec은 2010년대 후반부터 MoS2 테스트 트랜지스터를 제작해 왔습니다. 따라서 이것이 새로운 물질적 돌파구는 아니지만, 통합 및 스케일링(scaling) 측면에서는 확실한 이정표가 되는 결과입니다. 이번 연구에서 변화된 점은 두 트랜지스터 극성(polarity)이 더 거친 리소그래피(lithography)로 패턴화된 개별 단일 소자가 아니라, 표준 300mm 공정 흐름(process flow) 상에서 함께 구축되었다는 것입니다.

시연된 트랜지스터는 최대 75nm의 활성 폭(active widths)과 2nm에 가까운 등가 산화물 두께(equivalent oxide thickness)에 도달했습니다. 두 극성 모두 게이트 전압(gate voltage)이 0일 때 완전히 꺼졌으며, imec은 WSe2 p-채널 소자가 지금까지 보고된 최고의 실험실 규모 결과에 근접한 성능을 보였다고 밝혔습니다. 이는 역사적으로 성능이 약했던 2D CMOS의 p형 측면의 격차를 좁히는 것입니다. 피치에 대한 이해를 돕자면, 50nm는 Intel의 10nm급 노드의 54nm 컨택티드 게이트 피치(contacted gate pitch)보다 더 좁습니다.

트랜지스터를 거꾸로 만들기

접촉 저항 (Contact resistance)은 2D 트랜지스터 스케일링의 지배적인 장애물이었습니다. 원자 단위로 얇은 채널은 상대적으로 적은 전류를 전달하며, 금속 접촉과 2D 박막 사이의 접합부가 채널이 전달할 수 있는 모든 것을 억제하는 경향이 있기 때문입니다. 이는 부분적으로 금속이 반도체의 페르미 준위 (Fermi level)를 고정하고 캐리어 (carrier)가 통과해야 하는 쇼트키 장벽 (Schottky barrier)을 높이기 때문입니다. 실험실 수준의 소자들은 접촉 면적을 크게 유지함으로써 이를 보완해 왔으나, 이는 결과적으로 트랜지스터를 추구할 가치가 있게 만드는 피치 스케일링 (pitch scaling)을 가로막는 결과를 초래했습니다.

이러한 트레이드오프 (trade-off)를 깨기 위해, 컨소시엄은 일반적인 제작 순서를 뒤집었습니다. 채널이 배치된 후 취약한 박막 위에 금속을 증착하는 대신, 팀은 텅스텐 (tungsten)이 채워진 접촉 트렌치 (contact trenches)를 먼저 패턴화한 다음 그 위에 2D 채널을 전사하고, 그 위에 게이트 (gate)를 증착했습니다. imec는 이를 "역방향" 박막 트랜지스터 (thin-film-transistor) 공정이라고 부르며, 그 결과로 얻어진 바텀 컨택트 (bottom-contact) 구조가 양극성 모두 게이트 전압이 0일 때 전도성을 멈추는 깨끗한 오프 상태 (off-state) 동작을 가능하게 했다고 평가했습니다.

imec의 컴퓨팅 및 메모리 소자 기술 R&D 부사장인 Gouri Sankar Kar는 "우리는 2D nFET 및 pFET의 성능에 영향을 주지 않으면서, 게이트 길이와 소스/드레인 접촉 길이에 의해 결정되는 지표인 50nm CPP를 처음으로 달성했습니다"라고 말했습니다. 그는 또한 단일 패턴 EUV 공정이 ASML과의 긴밀한 협력을 통해 개발되었다고 덧붙였습니다.

High-NA가 아닌 EUV 해상도

28nm 채널과 50nm 피치는 단 한 번의 EUV 노광으로 인쇄되었으며, 이는 표준 0.33-NA EUV 스캐너의 해상도 범위 내에 충분히 들어옵니다. imec와 진행 중인 ASML의 High-NA EUV 연구는 멀티 패턴 (multi-patterning)이 필요할 정도로 훨씬 더 좁은 피치를 목표로 하고 있지만, 여기서의 50nm 피치는 High-NA 장비나 다중 노광을 모두 필요로 하지 않습니다. ASML은 이전의 300mm 시연들이 구형 리소그래피 (lithography)에 의존하여 2D 채널 길이를 크게 남겨두었던 것과 달리, EUV의 해상도 덕분에 2D 채널 길이를 축소할 수 있었다고 공을 돌렸습니다.

Imec만이 이 분야를 선도하는 것은 아닙니다. Intel은 해당 기업과 함께 자체적인 300mm 2D 물질 프로그램을 운영해 왔으며, Samsung은 단결정 MoS2 (Molybdenum Disulfide)의 웨이퍼 스케일 성장을 입증한 바 있습니다. 대학 연구 그룹들은 단층 MoS2 트랜지스터를 1nm 노드에 근접한 게이트 피치 (gate pitch)까지 밀어붙였지만, imec의 작업이 차별화되는 지점은 상보적 n형 및 p형 통합 (complementary n- and p-type integration), EUV 단일 패턴 형성 (EUV single-patterning), 그리고 전체 300mm 툴링 (tooling) 환경에서 노드 관련 피치를 동시에 구현했다는 점입니다.

2D 채널 (2D channels)

대부분의 로드맵에서 2D 채널은 상보적 FET (complementary FET, CFET) 이후에 등장하며, 이는 단순히 집적도 때문만은 아닙니다. 1나노미터 미만 두께의 TMD (Transition Metal Dichalcogenide) 채널은 수 나노미터 두께의 실리콘 나노시트 (silicon nanosheet)보다 게이트가 채널을 더 정밀하게 제어할 수 있게 해주며, 이는 게이트 길이 (gate length)가 축소됨에 따라 더 낮은 전압에서의 스위칭을 지원합니다.

Imec의 장기 로드맵은 2D 원자 채널을 2030년 이후로 배치했으며, IEEE Spectrum은 imec이 2033년경 CFET를, 2041년경 2D 반도체 채널로의 전환을 예상하고 있다고 보도했습니다. 반면 IRDS 산업 로드맵은 0.7nm 노드에서 이르면 2034년에 2D 채널을 계획하고 있는데, 이는 오늘날의 실리콘 시대를 훨씬 뛰어넘는 타임라인입니다. TSMC는 바로 작년 말에 이르러서야 첫 번째 게이트 올 어라운드 (gate-all-around, GAA) 노드인 N2의 양산에 착수했으며, n형 트랜지스터를 p형 위에 쌓는 CFET는 2D 채널이 로직 칩에 적용되기 전의 다음 단계입니다.

이번 시연이 인상적이긴 하지만, 실제 양산 공정으로 가기 위해서는 여전히 몇 가지 과제가 남아 있습니다. 첫째, 통합 방식이 준-CMOS (quasi-CMOS) 형태라는 점입니다. 즉, n형 및 p형 물질이 단일 모놀리식 흐름 (single monolithic flow) 내에서 함께 성장하는 것이 아니라, 필름을 웨이퍼 위로 전사하여 나란히 배치하는 방식입니다. 따라서 생산 처리량 (throughput)을 유지하면서 잔여물 없이 웨이퍼 스케일로 전사하는 기술은 여전히 미해결 상태입니다. 그 외에도 팹 호환성 (fab-compatible)을 갖춘 저저항 접점 (low-resistance contacts), 제어 가능한 도핑 (doping), 그리고 장기 신뢰성 데이터 확보 등의 과제가 모두 해결되어야 합니다.

TSMC의 부사장 겸 최고 기술 책임자(CTO)인 Min Cao 박사는 이번 협업의 목표가 새로운 채널 물질(channel materials)의 연구실에서 제조 공정(lab-to-fab)으로의 전환에 따른 리스크를 완화하는 것이라고 설명했습니다. imec과 IRDS가 발표한 타임라인에 따르면, 이러한 전환은 빨라야 2030년대의 과제이며, 2D 채널의 첫 생산 역할은 고성능 로직(high-performance logic)이 아닌, 규모가 작은 백엔드(back-end) 또는 웨이퍼 후면(wafer-backside) 소자가 될 가능성이 높습니다. 하지만 이번 주에 보여준 엔지니어링 기술은, 소자를 특정 피치(pitch)에서 구축할 수 있는지에 대한 의문보다는 제조 공정상의 문제로 과제를 좁혀주었습니다.

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Luke James는 프리랜서 작가이자 저널리스트입니다. 법률 분야의 배경을 가지고 있지만, 기술 전반, 특히 하드웨어와 마이크로일렉트로닉스(microelectronics), 그리고 규제와 관련된 모든 것에 개인적인 관심을 가지고 있습니다.