사전 실리콘 펌웨어 공동 최적화를 통한 3.5D 이종 패키지의 공정 유도 성능 저하 완화 연구

본 논문은 Intel의 3.5D 이종 통합 패키지(Foveros Direct 3D + PowerVia + EMIB-T + UCIe + HBM5)를 위한 물리 인지 예측 펌웨어 스케줄링 계층인 XRM-SSD V24/V7.0에 대한 사전 실리콘 (pre-silicon) 분석을 제시합니다. 90,000단계의 LLM 추론 데이터셋에 대한 상세한 열-전기 공동 시뮬레이션 (thermal-electrical co-simulation)을 사용하여, 선제적인 워크로드 밀도 기반 열 힌팅 (thermal hinting, 20-50 ms look-ahead)이 PowerVia 전압 레일의 사전 배치 (pre-positioning)를 가능하게 함을 보여줍니다. 주요 결과로는 R^2 = 0.9911의 열 부하 상관관계, 0.36 nm 미만으로 보상된 CPO 스펙트럼 드리프트 (TSMC 허용 오차 예산의 21%), 그리고 모든 부하 상태에서 1 MB/hr 미만으로 억제된 HBM 누설 전류가 포함됩니다. 몬테카를로 분석 (Monte Carlo analysis, N=2,000회 시행)은 공정 변이 (process variation) 하에서의 견고함을 확인합니다. V7.0은 N x N 열 결합 행렬 (thermal coupling matrix) 및 2극 커널 (two-pole kernel)을 사용하여 프레임워크를 멀티 타일 아키텍처로 확장합니다. 이 접근 방식은 20-30%의 컴퓨팅 자원 확보 및 65-68%의 EDA 가드밴드 (guard-band) 감소 잠재력을 입증합니다. 모든 지표는 사전 실리콘 특성 분석 (pre-silicon characterization)을 통한 엔지니어링 투영치입니다. Intel 18A 플랫폼에서의 실리콘 검증은 대기 중입니다. 본 연구는 첨단 3.5D 패키징의 물리적 한계를 완화하기 위한 효과적인 접근 방식으로서 펌웨어-하드웨어 공동 최적화 (firmware-hardware co-optimization)를 강조합니다.