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비볼록 및 볼록 최적화를 결합한 새로운 다단계 칩 플로어플래닝 프레임워크를 제안합니다. 이차 배치, Adam 기반 투영 경사법, 로그 변환 모델을 순차적으로 적용하여 와이어 길이와 모듈 중첩을 효과적으로 최소화합니다.
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원문 바로가기플로어플래닝 (Floorplanning)은 VLSI 물리 설계의 중요한 초기 단계이며, 그 품질은 상호 연결 와이어 길이 (interconnect wirelength), 칩 성능 및 후속 설계 효율성에 직접적인 영향을 미칩니다. 본 논문은 비볼록 (non-convex) 및 볼록 (convex) 최적화를 결합한 다단계 고정 외곽선 플로어플래닝 (fixed-outline floorplanning) 프레임워크를 제시합니다. 이 프레임워크는 세 가지 연속적인 단계로 작동합니다. 초기 플로어플래닝 단계에서는 이차 배치 (quadratic placement)를 통해 모듈 연결성을 최적화하여, 상당한 모듈 중첩 (module overlaps)이 발생하더라도 강력한 넷 클러스터링 (net clustering)을 갖춘 토폴로지 인식 시작 구성을 생성합니다. 글로벌 플로어플래닝 단계에서는 Adam 기반 투영 경사법 (projected gradient method)을 사용하여 와이어 길이와 중첩을 최소화하는 비볼록 최적화를 해결합니다. 리걸라이제이션 (legalization) 단계에서는 수평 및 수직 제약 그래프 (constraint graphs)를 활용하는 로그 변환 모델을 사용하여 볼록 정식화 (convex formulation) 하에서 잔여 중첩을 제거합니다. MCNC, GSRC 및 HB+ 벤치마크에 대한 실험 결과, 이 프레임워크는 최첨단 (state-of-the-art) 와이어 길이 품질을 달성하며, 테스트된 벤치마크에서 기존의 최첨단 플로어플래너와 비교하여 평균 HPWL을 최소 1% 및 5% 감소시킴을 입증했습니다.