미니플로트 연산을 활용한 스파이킹 신경망(SNN)용 자원 효율적 및 정밀도 확장형 FPGA 가속기

스파이킹 신경망(Spiking neural networks, SNNs)은 이벤트 기반 엣지 인텔리전스에 적합하지만, 기존의 부동 소수점 구현과 관련된 산술 복잡성, 메모리 사용량 및 전력 소비는 자원이 제한된 하드웨어에서의 배포를 제한할 수 있습니다. 본 논문은 매개변수화된 미니플로트 연산(minifloat arithmetic)을 기반으로 정밀도 확장 가능하고 자원 효율적인 SNN 하드웨어 가속기 아키텍처를 제시합니다. 제안하는 아키텍처는 통합된 미니플로트 데이터 경로를 사용하여 순환 누설 적분 및 발화(leaky integrate-and-fire, LIF) 뉴런과 누설 적분기(leaky-integrator, LI) 판독 뉴런을 구현하며, 이 데이터 경로는 합성 시점에 워드 길이와 가수 폭이 구성될 수 있습니다. 유효 신호 기반 산술 서브시스템은 파이프라인 미니플로트 곱셈 및 덧셈을 사용하고, 시간 다중화된 처리를 통해 산술 자원을 시냅스 누적(synaptic accumulation), 뉴런 상태 업데이트, 순환 연결 및 출력 처리에 걸쳐 공유할 수 있게 합니다. 이러한 구성은 중복된 산술 하드웨어를 줄이고 다양한 SNN 크기 및 정밀도 요구 사항에 대한 확장 가능한 설계 접근 방식을 제공합니다. 이 아키텍처는 동일한 RTL 프레임워크 내에서 E8M23, E5M10, E5M6, 그리고 E4M3 형식을 지원하여, 근본적인 뉴런 아키텍처를 수정하지 않고도 정밀도, 메모리 용량, 타이밍 및 전력을 상호 교환할 수 있게 합니다. FPGA 구현 결과를 통해 미니플로트 정밀도를 낮추는 것이 산술 자원 활용률과 추정 동적 전력을 크게 감소시키며, 시냅스 매개변수의 이론적 저장 요구 사항도 줄인다는 것을 입증했습니다. 순환 이벤트 기반 분류 네트워크를 하드웨어 검증 사례로 사용하여, 상당한 정밀도 감소에도 불구하고 경쟁력 있는 추론 정확도를 유지할 수 있음을 보여주었습니다. 이러한 결과는 매개변수화된 미니플로트 연산이 확장 가능하고, 저자원이며, 에너지 효율적인 FPGA SNN 가속기를 위한 효과적인 기반임을 확립합니다.