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본 연구는 2.5D 및 3D FPGA의 성능 향상을 위한 멀티 다이 라우팅 아키텍처 모델링 및 최적화 방법을 제안합니다. 오픈 소스 FPGA CAD 도구인 VTR을 개선하여 다이 간 연결 밀도와 지연 시간 문제를 해결하고 설계 공간을 탐색했습니다.
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원문 바로가기다이 스태킹(Die stacking)은 수율과 용량을 개선하기 위해 수동 실리콘 인터포저(passive silicon interposer) 위에 여러 개의 활성 다이(active dice)를 통합함으로써 2.5D FPGA를 가능하게 했으며, 활성 다이를 서로 직접 쌓아 올리는 3D 아키텍처를 위한 길을 열었습니다. 이러한 멀티 다이(multi-die) 장치에서는 기반이 되는 다이 스태킹 기술의 고유한 전기적 및 물리적 특성으로 인해 다이 간 연결 밀도(inter-die connection density)와 지연 시간(latency)에 제한이 발생하며, 이에 따라 맞춤형 다이 간 라우팅 아키텍처(inter-die routing architecture)가 필요합니다. 그러나 정확하고 다재다능한 모델링 도구의 부재로 인해, 다이 간 라우팅 아키텍처를 가장 잘 설계하는 방법에 대한 대부분의 질문이 해결되지 않은 채 남아 있습니다. 이러한 격차를 해소하기 위해, 본 연구에서는 오픈 소스 FPGA CAD 도구인 VTR을 개선하여 광범위한 멀티 다이 라우팅 아키텍처를 유연하게 모델링할 수 있도록 하였으며, 2.5D 및 3D FPGA 모두에 대한 최적화를 개선하기 위해 VPR의 배치(placement) 및 라우팅(routing) 엔진을 증강하였습니다. 우리는 여러 다이 교차(die-crossing) 기술에 걸쳐 7nm 공정 노드와 45nm 실리콘 인터포저를 사용하여 활성 다이의 다이 간 연결에 대한 HSPICE 기반 회로 모델링을 수행합니다. 이 개선된 프레임워크를 사용하여, 우리는 2.5D 및 3D FPGA에서 다이 간 라우팅 아키텍처에 대한 상세한 설계 공간 탐색(design space exploration)을 수행하며, 다이 교차 기술, 다이 간 연결 수, 팬인/팬아웃(fan-in/fan-out), 인터포저 와이어 길이(interposer wire length)가 임계 경로 지연(critical path delay, CPD), 와이어 길이(wirelength), 면적(area) 및 라우팅 가능성(routability)에 미치는 영향을 특성화합니다. 연구 결과에 따르면, 적절한 다이 간 라우팅 아키텍처를 사용할 경우 2.5D 및 3D FPGA는 라우팅 가능성이나 지연 시간의 큰 손실 없이 용량을 늘릴 수 있습니다. 구체적으로, 3D FPGA는 2D 장치 대비 최대 14%의 와이어 길이 감소와 6%의 CPD 개선을 달성하며, 기존의 $10,μ$m 피치(pitch) 기술에서도 라우팅 가능성을 유지합니다. 반면 2.5D FPGA는 32%의 다이 간 연결성(inter-die connectivity)에서 단 2%의 와이어 길이 및 4%의 CPD 오버헤드만을 발생시킵니다. 모든 확장 기능은 오픈 소스이며 VTR 마스터 브랜치에 통합되어 있습니다.