FinFET과 같은 첨단 공정 노드에서는 제한적인 설계 규칙(design rules)과 강력한 레이아웃 의존 효과(layout-dependent effects)로 인해 물리적 레이아웃 결정과 전기적 성능 간의 결합이 심화되었으며, 이로 인해 아날로그 및 혼성 신호 (AMS) 레이아웃 자동화가 점점 더 어려워지고 있습니다. 본 논문은 AMS 회로를 위한 양자화된 행 높이 (quantized row-height) 레이아웃 합성 방법론을 제시하며, 이 방법론은 이전에 시뮬레이션과 실리콘 간의 격차(simulation-to-silicon gap)를 줄이는 것으로 입증된 바 있습니다. 제안된 플로우(flow)는 회로 요구 사항 및 레이아웃 제약 조건으로부터 행 높이 패브릭(row height fabric)을 최적화하는 동시에, 아날로그 빌딩 블록(analog building blocks)을 양자화된 높이의 행으로 매핑합니다. 여러 테스트 케이스에 대한 결과는 제안된 플로우가 제약이 적은 커스텀 베이스라인 설계와 비교하여 유사한 레이아웃 후 성능(postlayout performance) 및 대등한 성능 지표를 가진 레이아웃을 합성함을 보여줍니다. 우리의 양자화된 높이 설계는 회로도와 레이아웃 후 성능 간의 격차(schematic-to-postlayout performance gap)를 최대 68.5%까지 줄이고, 대부분의 테스트 케이스에서 최대 24.1%의 면적 감소와 함께 더 낮은 면적을 결과로 나타냄을 보여줍니다.