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본 글은 HLS의 동시성 스케줄링 한계를 극복하기 위해 명시적인 아키텍처 모델링 방법론을 제시합니다. 개발된 프로세서는 C++로 구현되었으며, Kintex UltraScale+ FPGA에서 RV32I 프로세서에 대한 최적화 결과를 보여줍니다. 이를 통해 CPI 및 면적 측면에서 기존 방식 대비 우수한 성능 향상을 입증했습니다.
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원문 바로가기High-level synthesis (HLS)는 입력 설명서가 허용하는 동시성만을 스케줄링할 수 있습니다. 피드백 결합 설계(feedback-coupled designs)의 경우, 순차적 행동 모델은 효율적인 오버랩에 필요한 아키텍처 상태 경계와 해저드 해결을 가릴 수 있습니다.
우리는 동기식 순차 프로세스(synchronous sequential processes)를 기반으로 하는 명시적인 아키텍처 모델링 방법론을 개발했습니다. 이 프로세스는 락스텝(lockstep)으로 시작하여 반복하기 전에 완료를 동기화합니다. 영속 상태(Persistent state), 통신, 그리고 피드백 제어는 C++로 표현되며, HLS가 해당 구조 내에서 연산을 스케줄링하고 바인딩합니다.
5단계 RV32I 프로세서는 세 가지 중요한 모델링 결정을 보여줍니다: 소비자가 값을 읽는 버전, 값이 소비되는 시점, 그리고 아키텍처 메모리 동작이 포트 연산에 매핑되는 방식입니다.
Kintex UltraScale+ FPGA에서 CPI 최적화 구성은 220 MHz에서 명령어당 사이클(CPI) 1.221을 달성했습니다. 이는 알고리즘 기반 HLS 기준의 4.000 및 Ibex 레퍼런스의 242 MHz에서의 1.575와 비교됩니다. 면적 최적화 구성은 LUTs를 65% 감소시키고 레지스터를 47% 감소시켰으며, 9.7% 더 많은 벤치마크 사이클과 250 MHz의 달성 클럭을 보여주었습니다.
이러한 결과들은 설계자가 제어하는 아키텍처와 툴이 제어하는 스케줄링 사이에 분리가 존재함을 입증합니다.